The demand for the increased memory size in the computer industry and the scalability challenges of the traditional memory technologies inspired the researches towards next-generation memory technologies. As a promising candidate, spin-transfer torque random access memory (STT-RAM) have emerged that leverage high density, non-volatility, fast access time, and good CMOS process compatibility. The reliability, large write energy consumption, and high write latency of STT-RAMs are the major bottlenecks in the commercial deployment of STT-RAM caches. In recent years, significant research has been conducted to improve storage density and to further enhance the scalability of STT-RAMs. This results in reduced switching current and switching latency of STT-RAM devices. However, reliability is severely degraded by the current trend of technology scaling. The reliability of STT-RAMs is affected by environmental fluctuations, process variations, and intrinsic device operating uncertainties. The effect of these phenomenons becomes more severe with technology scaling.
Moreover, the continuous increasing of tunnel magneto-resistance (TMR) ratio of the MTJ motivated the development of multi-level cell (MLC) STT-RAM, which allows storing multiple data bits in a single memory cell. Two types of MLC STT-RAM cells, termed as, series MLC and parallel MLC, have been proposed. However, the MLC STT-RAM further adds to the energy consumption, performance, and reliability issues of STT-RAM.
The one objective of the dissertation is to reduce the cost of handling the high error rate in STT-RAM caches. Further, in this dissertation, we propose a scheme that aims to overcome the reliability issues of STT-RAM caches and also address the additional performance, energy and reliability bottlenecks of MLC STT-RAM. We propose the following scheme.
● A Restore-free Mode for MLC STT-RAM Caches.
● Mitigating Read and Write Errors in STT-RAM Caches with Low-cost ECC.
The first scheme targets the two-step read and write operations in MLC STT-RAM caches that incur significant energy and performance overheads. Further, this scheme also reduces the performance and energy overhead of handling read errors in MLC STT-RAM caches. Our proposed scheme achieves a 27.4% (23%) dynamic energy reduction, a 3.7% (7%) increase in performance, and an 81% (62.5%) lifetime improvement, in single-core (quad-core) systems.
In the second scheme, we propose to overcome the performance overhead in simultaneously handling the read and write errors in single-level cell (SLC) STT-RAM. Our proposed scheme makes use of low-cost, many-bit ECC. The evaluation results show that our proposed scheme achieves performance close to that of an error-free cache by improving performance by 13% (16%) over the baseline scheme in single-core (quad-core) systems while requiring 50% less storage space for the ECC parity bits.
과거 컴퓨팅 시스템(computing system)에서는 SRAM을 cache에, DRAM을 main memory로 사용하였으며, disk/flash는 비휘발성 저장 장치로 사용하였다. 이와 같은 설계 방향은 한 개의 칩(chip) 내부에 집적된 소자의 수가 매년 두 배로 증가한다는 Moore의 법칙(Moore's Law)에 기반한 scaling 기술 경향이 유지될 수 있도록 하엿다. 하지만, 가까운 미래에 Moore의 법칙에 기반한 이와 같은 scaling 기술 경향은 한계에 마주칠 것이다. 지금까지와 동일한 수준의 scaling 기술 경향을 따라가기 위해서는 차세대 메모리 기술의 발전이 필수적이다. 이에 따라, 기존의 컴퓨터 메모리 시스템 전체를 바꿀 것으로 기대되는 차세대 메모리 기술을 분석하였다. 분석 결과에 따르면, spin-transfer torque RAM (STT-RAM)은 가장 유망한 차세대 메모리 중의 하나이며 last-level cache (LLCs) 수준에서 SRAM을 대체할 수 있는 수준에 도달해 있다. 나아가 multi-level cell (MLC) STT-RAM은 기존의 single-level cell (SLC) STT-RAM이 가지고 있던 용량 문제도 해결하였다.
신뢰성(reliability)은 STT-RAM을 상업적 목적의 LLC로 개발하는데 있어 중요한 고려 사항 중의 하나이다. 비록 MLC STT-RAM이 용량 문제는 해결하였으나, 2단계 읽기/쓰기 (two-step read/write operation) 문제를 추가로 가지고 있다. 뿐만 아니라, 신뢰성 문제는 MLC STT-RAM의 사용을 더욱 힘들게 한다. 2단계 읽기/쓰기와 신뢰성 문제 해결을 위한 비용은 에너지(energy), 성능, 그리고 소자 수명에 대한 추가적인 overhead를 발생시킴으로써 MLC STT-RAM이 가지고 있는 용량 측면의 이점을 앗아가는 원인이 된다.
이 학위 논문에서는 앞서 언급한 MLC STT-RAM의 문제를 해결하기 위한 Restore-free scheme을 제안하였다. 제안 기법에서는 자주 재사용되는 cache line에 대하여 Restore-free mode를 적용하였다. Restore-free mode에서는 1단계 읽기/쓰기 (single-step read/write operations)가 가능하도록 soft domain의 전원을 차단함으로써 신뢰성 문제 해결을 위한 비용을 감소시켰다. 실험을 통해 제안 기법이 에너지 소모, 성능 및 소자 수명에 있어 상당한 개선을 보임을 확인하였다.
다음으로, single-level cell (SLC) STT-RAM에서 성능 overhead를 극복하면서 읽기 및 쓰기 오류도 처리할 수 있는 기법을 제안하였다. 이를 달성하기 위하여, 제안 기법은 저비용의 many-bit ECC를 사용하였다. 실험 결과에서는 제안 기법이 성능 overhead를 큰 폭으로 해결하였으며 오류가 없는 이상적인 cache가 보여주는 수준의 성능을 달성하는 것으로 나타났다. 추가적으로 제안 기법은 기존 기법에 비하여 50% 더 적은 ECC 저장 공간을 사용하였으며 상대적으로 매우 적은 동적 에너지 (dynamic energy) 소모를 보였다. Retention error를 처리하는데 효율적인 저비용 many-bit ECC의 사용은 휘발성 STT-RAM (volatile STT-RAM)의 현실성을 높이는데 도움을 주었다.
