In this thesis, the effect of annealing on the $GeO_2$/Ge based gate stack was investigated. The interface trap density ($D_{it}$) between the high-k dielectric and germanium is high, which may adversely affect the driving of the device. The properties of the interface can be improved by using a germanium oxide between the high-k dielectric and germanium. The effective work function of the gate metal is reduced by annealing in the high-k/$GeO_2$/Ge gate stack, and the value is reduced by about 0.5 eV regardless of the kind of the gate metal. The change of effective work function was also confirmed by the MOSFET. For the analysis, the composition ratio depending on the position of the dielectric was confirmed through angle resolved X-ray photoelectron analysis. In addition, the $D_{it}$ was extracted by using conductance method, and the trapping efficiency and capture cross section were extracted and compared by constant current stress test (CCST) before and after annealing.
이번 논문에서는 저마늄 산화막과 저마늄 기반의 게이트 구조에서 열처리에 따른 유효 일함수의 변화와 전기적 특성 평가에 대해서 진행하였다. 고유전율 절연막과 저마늄 사이는 계면 포획 밀도가 커서 소자의 구동에 악영향을 끼칠 수 있다. 고유전율 절연막과 저마늄 사이에 저마늄 산화막을 이용하여 계면의 특성을 개선할 수 있다. 고유전율 절연막/저마늄 산화막/저마늄 게이트 구조에서 열처리를 통해 금속의 유효 일함수를 줄일 수 있고, 그 값은 게이트 금속의 종류에 관계없이 약 0.5 eV 낮아진다. 이러한 특성 변화를 트랜지스터를 통해서도 확인하였다. 원인 분석을 위해 각분해 X선 광전자 분석법을 통해 박막의 조성비와 위치를 확인하였다. 또한, 컨덕턴스 방법을 이용하여 전온에서 열처리 전후의 계면 포획 밀도 추출하였고, 일정 전류 스트레스 테스트을 통해서 스트레스에 따른 전하의 포획 정도와 포획 단면적을 비교하였다.
