A pure silicon-based biristor with low latch-up voltage operation and wide latch window was studied using numerical simulations. Various parameters were optimized, including the doping concentrations of the emitter, base and collector as well as the geometric dimensions of the base length and base diameter. An optimization methodology that considers the physical influences of each parameter mentioned above can provide insightful guidance for actual device fabrication. A pure silicon biristor with both low operating voltage and a wide sensing window, without capacitor, gate and gate insulator, can be applied for post-DRAM technology.
현 메모리 소자 중 DRAM의 경우는 지속적으로 셀을 소형화를 통해 집적도를 높이는 방향으로 발전해 왔다. 하지만 DRAM의 경우 캐패시터에 전자를 축점함으로써 메모리 구동을 하는데, 이 캐패시터의 용량을 유지한 채 DRAM 셀을 소형화하는 것이 매우 중요하다. 이를 위해 캐패시터의 재료를 바꾸고 캐패시터의 모양을 세로로 가늘고 길게 하여 면적을 증가시켜 왔다. 하지만 이제 재료적인 한계에 부딪히고, 종횡비가 포화상태에 이르면서 가까운 미래에는 물리적인 한계에 부딪힐 것이라는 전망이 지배적이다. 이를 위해 캐패시터를 제거한 1T-DRAM이 개발되었으나, 1T-DRAM은 impact ionization을 이용해 구동한다는 점 때문에 hot injection carrier stress로 인해 게이트 절연막 신뢰성이 문제가 된다.
이러한 문제들을 해결하기 위해 개발된 소자가 바이리스터 소자이다. 바이리스터는 게이트 신뢰성 문제를 근본적으로 해결하기 위해 캐패시터와 게이트를 없앤 n-p-n구조의 소자이다. 게이트 절연막이 없기 때문에 신뢰성 문제가 없고, 구조도 단순하기 때문에 공정비요이 비싸지 않다는 장점을 갖고 있다. 하지만 impact ionization을 이용하기 때문에 동작 전압이 높다는 단점을 지니고 있다. 동작 전압이 높으면 전력소모면에서 불리하고, 한 셀이 동작할 때 인접셀에 영향을 줄 수 있기 때문에 이를 낮추는 것이 시급하다.
이를 위해 몇몇의 연구가 진행되어왔다. 먼저, 이미터와 컬렉터 영역에 SiGe을 사용하고 베이스 영역에는 Ge을 사용한 바이리스터가 제안되었다. 하지만 이는 Ge을 사용한다는 점에서 공정상의 복잡성과 공정비용이 증가한다는 면에서 실용성이 부족하다. 또 다른 연구의 경우는 바이리스터의 이미터와 컬렉터쪽에 Schottky contact을 만듦으로써 동작전압을 낮추었다. 하지만 이 경우에는 바이리스터의 동작에 영향을 줄 수 있는 Fermi pinning level 현상을 고려하지 않았기 때문에 더 철저한 분석이 필요하다.
따라서 이번 연구에서는 순수한 실리콘 바이리스터의 변수들을 최적화 하여 동작 전압을 낮추고 높은 센싱 윈도를 얻고자 하였다. 그 중 특히 이미터 농도를 증가시켰을 경우에는 동작 전압이 낮아지고 센싱 윈도우가 커지는 특이한 현상을 발견하였다. 그 후 나머지 변수들을 최적화를 진행하여 순수한 실리콘에서 낮은 동작 전압과 높은 센싱 윈도를 얻음으로써, 바이리스터의 기존 메모리 대체제로써의 가능성을 확인하였다.
