After Apple releases iPhone in 2007 and Google releases Android in 2008, mobile computing systems became very popular due to their convenience and functionality. Most people use mobile computing devices likes smartphone in these days. Our daily lives are inevitably connected with these mobile devices, e.g., for communication, work, shopping, information, and news.
Mobile devices use battery for their portability. Due to limited power of battery, many people suffer from power shortage of mobile devices in their life. To prolong battery life, reducing power consumption of mobile device should be considered.
In this dissertation, we propose two scheme to reduce power consumption of cache memory, which is one of the most power consuming component in CPU. We research low-power cache for two kinds of memory; SRAM and STT-RAM.
(1) A Way-Filtering-Based Dynamic Logical–Associative Cache Architecture for Low-Energy Consumption
(2) MH Cache: A Multi-retention STT-RAM-based Low-power Last-level Cache for Mobile Hardware Rendering Systems
In the first scheme, we try to reduce the leakage energy consumption of SRAM cache.
To achieve this, we propose a new cache architecture that can logically increase cache associativity of way-powered-down LLCs. Our proposed scheme is designed to be dynamic in activating an appropriate number of cache ways in order to eliminate the need for static profiling to determine an energy-optimized cache configuration. The experimental results show that our proposed dynamic scheme reduces the energy consumption of LLCs by 34% and 40% on single- and dual-core systems, respectively, compared with the best performing conventional static cache configuration. The overall system energy consumption including CPU, L2 cache, and DRAM is reduced by 9.2% on quad-core systems.
In the second scheme, we try to reduce the dynamic energy consumption of STT-RAM cache.
We analyzed the memory access patterns of processes and observed that how rendering methods affect process behaviors. We propose a cache management scheme that measures write-intensity of each process dynamically and exploits it to manage a power-efficient multi-retention STT-RAM-based cache.
Our proposed scheme uses variable threshold for a process's write-intensity to determine cache line placement.
We explain how to deal with the following issue to implement our proposed scheme. Our experimental results show that our techniques significantly reduce the LLC power consumption by 32% and 32.2% in single- and quad-core systems, respectively, compared to a full STT-RAM LLC.
애플 사에서 2007년에 출시된 iPhone과 구글 사에서 2008년에 출시된 Android 등의 스마트폰과 태블릿을 비롯한 모바일 기기들은 현대인에게 없어선 안 될 존재가 되었다. 컴퓨팅 시스템 및 인터넷의 발전에 힘입어 현 시대의 사람들은 스마트폰을 통해 쇼핑, 메신저, 웹서핑, 게임 등 다양한 활동을 하고 있다. 이러한 모바일 시스템은 휴대성을 위해 배터리를 통해서 전력을 공급받는다. 하지만 배터리는 한정된 전력을 공급하기에 많은 사람들이 스마트폰을 사용하면서 전력이 부족한 불편함을 겪고있다. 따라서 에너지의 소비가 모바일 시스템 개발에 최우선적으로 고려되어야 한다.
본 학위논문에서는 모바일 시스템에서 배터리 소모를 줄이기 위하여 CPU에서 많은 전력소모를 차지하는 캐쉬 메모리의 에너지 소모를 줄이는 기법들을 제안한다. 두 가지의 연구를 진행하였는데, 현재 CPU의 캐쉬메모리에 널리 사용되고 있는 SRAM에 대한 연구와 미래에 SRAM을 대체하여 캐쉬메모리에 사용될 것으로 기대되는 STT-RAM에 대한 연구를 진행하였다.
(1) A Way-Filtering-Based Dynamic Logical–Associative Cache Architecture for Low-Energy Consumption
(2) MH Cache: A Multi-retention STT-RAM-based Low-power Last-level Cache for Mobile Hardware Rendering Systems
첫 번째 기법은 SRAM의 정적 에너지를 줄이기 위한 연구이다. 이를 위해 논리적으로 캐쉬의 associativity를 늘리는 새로운 캐쉬 구조를 제안한다. 이 구조는 동적으로 적절한 수의 캐쉬 way의 수를 찾아가기에 정적 프로파일링이 필요하지 않다. 이 캐쉬 구조는 가장 최적의 선택적으로 캐쉬 way의 전원을 차단하는 방법에 비템싱글코어와 멀티코각 시스템에서 각각 34%, 40%의 최하위 레벨 캐쉬의 에너지 소모를 줄였다.
두 번째 기법은 STT-RAM의 동적 에너지를 줄이기 위한 연구이다. 본 연구에서는 모바일 운영체제의 프로세스의 행동을 분석해서 렌더링 방법(소프트웨어 혹은 하드웨어)의 차이가 어떻게 프로세스의 메모리 접근 방식에 차이를 주는지 설명한다. 이 분석 결과를 기반으로 하여 동적으로 프로세스의 write-intensity를 계산하는 방법을 제안하고, 이를 통한 캐쉬 메모리 관리 기법을 제안하였다. 이 캐쉬 구조는 일반 STT-RAM에 비해 싱글코어와 쿼드코어 시스템에서 각각 32%, 32.2%의 에너지 소모를 줄였다.
