Recently, the demands on high-bandwidth and high-density memory systems have rapidly increased to successfully support the super-computing systems used for big data management, artificial intelligence (AI), virtual reality (VR), and so forth. In particular for AI servers, there has been great effort to realize graphic modules with terabyte per second (TB/s) memory bandwidth and dozens of gigabytes (GB) memory density. Fortunately, a 3-D stacked high bandwidth memory (HBM) based on through silicon via (TSV) technology with 1024 data input/outputs (I/Os) has been developed. Inevitably, it is essential to design and analyze of an ultra-fine pitch silicon interposer for HBM interface due to its significant number of I/Os.
Signal and power integrity (SI/PI) design, modeling, and analysis for a silicon interposer must be conducted, because the electrical performance of a system is dominantly affected by a silicon interposer. In this thesis, the multi-coupled channels for HBM interface and differential channels with TSVs for high-speed serial links are discussed. For SI design of the memory interfaces for HBM, the channels designed in a silicon interposer are successfully analyzed and the channel characteristics is verified by the proposed models and an electromagnetic (EM) solver and circuit simulation. In addition, SI of next generation HBM interface with higher data rate data rate is discussed to propose the directions for next generation artificial intelligence servers. The channel including TSVs for differential high-speed serial links are also proposed for SI and the models are also analyzed and verified by EM solver and circuit simulation.
In terms of PI design, power distribution network (PDN) impedance design and analysis are the most important. Therefore, perforated planes with hundreds of TSVs for PDN of a silicon interposer are designed. But it is almost impossible to characterize PDN impedance and verify the proposed PDN structures from EM solver due to the limitation of computing time and resources. To solve the problems, the modeling methodology of PDN impedance is proposed. The proposed PDN models for the proposed perforated power and ground planes with hundreds of TSVs are also successfully analyzed and verified by an EM solver. It is expected that the proposed PDN modeling methodology can be applied to evaluate PI of an entire system for HBM applications.
최근 들어 빅 데이터 관리, 인공지능, 가상 현실 등에서 사용 되는 슈퍼 컴퓨팅 시스템을 성공적으로 지원하기 위해 고 대역폭 그리고 고 밀도 메모리 시스템에 대한 수요가 급격하게 증가하고 있다. 특히 인공지능 서버를 위해, 테라 바이트 대역폭과 수십 기가 바이트 메모리 밀도를 가진 그래픽 모듈을 구현 하는 것에 엄청난 노력이 지속되어 왔다. 마침내 1024개의 입 출력을 가진 실리콘 관통 전극을 활용하여 3 차원 직접 회로 기술을 기반으로 한 고 대역폭 메모리가 개발이 되었다. 대역폭을 향상 시키기 위하여 불가피하게 많은 수의 입 출력을 가지게 되었고, 이에 따라 고 대역폭 메모리 인터페이스를 위한 초 미세 피치 실리콘 설계와 분석이 필수적이게 되었다.
실리콘 인터포저가 고 대역폭 메모리 시스템의 전기적 성능에 매우 큰 영향을 주기 때문에, 인터포저의 신호 와 전원 무 결성 설계, 모델링, 그리고 분석은 필수적으로 수행 되어야 한다. 이 학위 논문에서는 고 대역폭 메모리 인터페이스를 위한 다수의 결합 된 채널과 고속 직렬 링크를 위한 실리콘 관통 전극이 포함된 디퍼런셜 채널에 대한 논의가 이루어 지고 있다. 고 대역폭 메모리 인터페이스 신호 무 결성 설계를 위해서, 실리콘 인터포저에 설계된 채널들을 성공적으로 분석이 되었고 채널의 특성들은 제안된 모델과 시뮬레이션에 의해 증명 되었다. 또한, 차세대 인공지능 서버를 위해 더욱 높은 데이터 통신 속도를 가진 고 대역폭 메모리 인터페이스의 신호 무 결성에 대해서도 논의가 되어 있다. 디퍼런셜로 구성이 되어 있는 고속 직렬 링크의 신호 무 결성 설계를 위해, 실리콘 관통 전 극을 포함한 채널 구조를 제안 하고 모델링을 바탕으로 분석이 진행 되었고 시뮬레이션을 통하여 증명 되었다.
전원 무 결성에 대해서는, 전원 분배망의 임피던스 설계와 분석이 매우 중요하다. 따라서, 실리콘 인터포저의 전원 분배망을 위해 수 백 개의 실리콘 관통 전극이 있고 높은 금속 밀도를 가지는 전원 분배망이 설계 되었다. 하지만 설계된 것과 같은 복잡한 구조에서는 모델링 및 시뮬레이션을 통한 검증이 불 가능에 가깝게 된다. 이를 해결 하고자 새롭게 모델링 방법이 제안이 되었고 그에 따라 설계 된 전력 분배망의 임피던스에 대한 분석이 이루어 졌다. 플레인과 실리콘 관통 전극 들을 위한 제안된 모델링 방식은 성공적으로 시뮬레이션에 의해 증명 되었다.
