With a scaling down of technology, multiple patterning has been introduced as an alternative for current ArF lithography in the minimum feature patterning; in particular, SADP is more suitable for fine resolution and pattern alignment among other multiple patterning methods. We propose layout design and optimization method in SADP process. First, in order to reduce wire delay in timing critical paths, wire width optimization is performed. The problem is formulated using a graph, a maximum weight independent set corresponds to an ideal solution. Second, to enhance chip yield, we propose RV insertion but it requires another cut (RV cut) to be introduced, which may cause coloring conflicts or design rule violations with adjacent line-end cuts. Thus, we address integrated RV insertion and cut optimization problem. Given a via layout, the problem is formulated for RV cut and line-end cut together as ILP, and a fast heuristic method is proposed for large circuits. RV insertion is maximized by solving the MIS problem. Lastly, we propose integrated routing and dummy fill, in which main design (routing, to be specific) and dummy fill insertion are performed together. A grid-based dummy arrays are first assumed; as a main design is introduced, array patterns are cut where needed to identify main routing as well as dummy fills.
반도체 technology node가 점점 작아짐에 따라서, sub\_10nm에서는 기존의 ArF 리소그래피를 활용한 멀티플 패터닝 방법들이 도입되고 있고, 그 가운데 자기 정력 이중 패터닝 (SADP)은 패턴의 해상력 및 균일도 측면에서 우수한 장점이 있어 활발히 적용되고 있다. 이러한 자기 정렬 이중 패터닝의 방법을 반도체 디자인에 적용할 때에 단방향 패터닝에 유리한 특성으로 인하여 라우팅에 제한이 있고, 스탠다드 셀 역시 이러한 부분이 고려가 되어야 한다. 더불어 레이아웃에 대한 디자인 룰 역시 더 복잡하게 된다. 따라서, 본 연구에서는 SADP의 적용에 대해서 design for manufacturing (DFM) 관점에서 칩의 성능이나 생산성을 향상시키기 위해 레이아웃을 디자인하고 최적화하는 방법들에 대해서 연구를 진행하였다. 먼저, 와이어 와이드닝 방법으로, 타이밍 크리티컬 경로에 와이어 지연을 줄이기 위해 와이어의 폭을 넓이고자 했고, SADP의 block 마스크를 활용한다. 인접한 와이어들과의 컨플릭이 없이 와이어의 증가되는 폭의 길이가 최대화 되도록하는 문제를 다루었다. 다음으로, 칩의 수율 향상을 위해서 SADP의 cut과 block 마스크를 활용한 리던던트 비아를 삽입한다. 리던던트 비아의 형성을 위해서 필요한 RV cut으로 인해서 기존의 line-end cut과의 컨플릭이 발생하므로 이를 최적화 하여 리던던 비아가 최대로 삽입되도록 한다. 두 cut들의 컨플릭 문제에 대한 최적화된 해결책으로 ILP formulation을 진행하였으며, 큰 회로에 대해서는 빠른 휴리스틱 방법이 적용되도록 한다. 마지막으로, SADP를 활용하여 메인 디자인과 더미 패턴이 함께 형성하도록 하는 인테그레이티드 라우팅 및 더미 삽입 방법을 제안하였다. 기존의 메인 디자인 후 더미 패턴을 삽입하는 과정에서는 설계 특성 검증을 할 수 없는데, 디자인과 더미 패턴을 동시에 형성시켜 사전에 디자인 특성 검증을 할 수 있는 효율적인 디자인 플로우라고 할 수 있다.
