As input data rate increases in wireline receivers, data loss gradually increases due to the limited bandwidth of the channel. Thus, the amount of inter-symbol interference (ISI) to compensate in a receiver is increasing. It is hard to compensate the high channel loss at a high target frequency with continuous time linear equalizer (CTLE). The other type of an equalizer, decision feedback equalizer (DFE) is to be used due to the mentioned issue. Therefore, DFE is implemented and problems caused by DFE are solved.
To compensate the channel loss correctly with DFE, there is a constraint that feedback loop delay need to be within 1 unit-interval (UI). Thus, it is important to design a DFE which operates in high speed. To compensate a large ISI, multi-tap finite impulse response (FIR) DFE has been used but it lowers the maximum DFE speed due to the increased parasitic capacitance. Therefore, a high speed DFE which compensates a high channel loss is needed.
Instead of multi-tap FIR DFE, an infinite impulse response (IIR) DFE which compensates high channel loss not using multi-taps has been used. However, when implementing an IIR DFE in sub-rate architecture to lower a clock frequency, it is hard to satisfy the 1 UI feedback time constraint because the full-rate multiplexer required in sub-rate IIR DFE increases the feedback loop delay. Note that the multiplexer used in a quarter-rate architecture is slower than the multiplexer used in a half-rate architecture resulting in the increased difficulty to satisfy the 1 UI feedback time constraint.
The first proposed DFE (2 tap FIR DFE) controls a feedback tap weight by changing the common mode of the feedback signal to solve the aforementioned problem of the multi-tap FIR DFE. By doing that, the conventional tap weighting transistors (TWTs) are able to be removed resulting in the reduction of the parasitic capacitance so that the feedback loop delay is improved. Moreover, as the first tap weighting magnitude of the proposed DFE changes depending on the input data pattern, the compensation of large ISI is achieved with only 2 feedback taps. The test core fabricated in a 65 nm CMOS process achieves 0.0158 mW/Gbps/dB FOM compensating 22 dB channel loss in 0.9 V supply voltage for a 12 Gb/s input data rate.
The second proposed DFE (1 tap FIR DFE) send a feedback signal to the clock path resulting in the reduction of the feedback loop delay unlike conventional DFEs which send the feedback signal to the data path. Moreover, the implementation of 1 tap FIR DFE is able to compensate a large channel loss because the tap weight becomes bigger in the larger ISI case. The test core fabricated in a 65 nm CMOS process achieves 0.0198 mW/Gbps/dB FOM compensating 19 dB channel loss in 0.87 V supply voltage for a 12.5 Gb/s input data rate.
The third proposed DFE (quarter-rate 1 FIR 1 IIR DFE) proposes a single UI hold latch (SHL) so that the structure of the 4:1 multiplexer is simplified resulting in the improvement of the IIR feedback loop delay. Furthermore, unlike previous quarter-rate IIR DFEs which reduce only some part of the second post cursor ISI, the proposed DFE is able to reduce all part of the second post cursor ISI because the CMOS 4:1 multiplexer has a clock-less operation. The test core fabricated in a 65 nm CMOS process achieves 0.0164 mW/Gbps/dB FOM compensating 26 dB channel loss in 1 V supply voltage for a 10.8 Gb/s input data rate.
Wireline receivers에서 수신하는 input의 data rate가 증가하는 추세에 따라, channel의 제한된 bandwidth에 의해 발생하는 data loss도 점점 커지고 있다. 따라서, receiver에서 보상해야 할 심볼간 간섭의 양이 많아지고 있는 상황이다. 이 때, 기존의 CTLE(continuous time linear equalizer)로는, 높은 target frequency에서 high channel loss를 보상하기가 어렵다. 이러한 이슈로 인해, 다른 type의 equalizer인 DFE(decision feedback equalizer)를 사용하고자 한다. 따라서 본 연구에서는, DFE를 구현하고, 여기서 발생하는 문제점들을 해결하고자 한다.
DFE가 Channel loss를 제대로 보상하기 위해서는, 일반적으로 feedback loop delay가 1 UI 이내이어야 한다는 제약이 존재한다. 그러므로 고속으로 동작하는 DFE를 설계하는 것이 중요하다. 한 편, 큰 심볼간 간섭을 보상하기 위해 multi-tap FIR (finite impulse response) DFE가 사용된 바 있지만 이는 증가한 parasitic capacitance로 인해 maximum DFE speed를 낮추게 된다. 결국, 고속 동작을 하면서도 큰 channel boss 보상을 할 수 있는 DFE 설계가 요구된다.
Multi-tap FIR DFE를 대체하여, 여러 tap들을 사용하지 않고도 큰 channel loss를 보상할 수가 있는 IIR(Infinite impulse response) DFE 또한 사용이 되어 왔다. 하지만, clock speed를 낮추기 위하여 IIR DFE를 sub-rate 구조로 구현할 경우, IIR DFE에 필수적으로 필요한 full-rate multiplexer로 인하여 feedback loop delay가 증가하게 되어 1 UI 조건을 만족시키기가 힘들게 된다. 특히, half-rate 구조에 사용되는 multiplexer보다 quarter-rate 구조에 사용되는 multiplexer가 더 속도가 느려 1 UI 안에 data feedback이 이루어 지는 것을 더 어렵게 만든다.
첫 번째 DFE는, 앞서 언급한 multi-tap FIR DFE의 문제점을 해결하기 위해, feedback signal의 common mode를 변화시켜서 feedback tap weight를 조절하는 2 tap FIR DFE를 제안하였다. 이로 인해, 기존에 tip weighting을 위해 필요했던 transistor들의 제거가 가능하게 되어 parasitic capacitance가 감소하여 feedback loop delay를 줄일 수 있게 되었다. 또한 제안된 DFE가 input data pattern에 따라 tap weight의 크기가 변하게 됨으로써 두 개의 tap만으로도 큰 심볼간 간섭을 보상할 수 있도록 회로를 제안하였다. 칩은 65 nm CMOS 공정에서 제작되었는데, 0.9 V supply voltage에서 12 Gb/s input data rate 에 대해 22 dB channel loss를 보상하였고 0.0158 mW/Gbps/dB FoM을 달성하였다.
두 번째 DFE에서는, 기존에 fedback signal를 data path로 보냈던 것과는 달리 clock path로 보냄으로써 feedback loop delay를 더 줄일 수 있게 되었다. 게다가, 큰 ISI의 경우에 대해 tap weight의 크기가 커지게 되어서, 1 tap FIR DFE로 구현하였음에도 큰 channel loss을 보상할 수가 있었다. 칩은 65 nm CMOS 공정에서 제작되었는데, 0.87 V supply voltage에서 12.5 Gb/s input data rate에 대해 19 dB channel loss를 보상하였고 0.0198 mW/Gbps/dB FoM을 달성하였다.
세 번째 DFE에서는, quarter-rate IIR DFE를 구현하였는데, 제안된 single UI hold latch (SHL)로 인하여 4:1 multiplexer의 구조가 간단해져서 IIR feedback loop delay이 개선되었다. 또한, 기존의 quarter-rate IIR DFE들은 second post cursor ISI의 일부만 제거할 수밖에 없었는데, 제안된 회로에서는 CMOS 4:1 multiplexer가 clock-less operation을 하기 때문에 second post cursor ISI 전부를 제거하는 것이 가능하게 되었다. 칩은 65 nm CMOS 공정에서 제작되었는데, 1 V supply voltage에서 10.8 Gb/s input data rate에 대해 26 dB channel loss을 보상하였고 0.0164 mW/Gbps/dB FoM을 달성하였다.
