The design of error correction system is very important because NAND flash memory has more error than the previous one because of recent miniaturization of process and increase of stored information. Although the BCH decoder is mainly used as an error correction code for protecting the existing NAND flash memory, there is a disadvantage that the hardware complexity becomes very high in order to fix many errors. In order to overcome this problem, LDPC codes, which show good error correction performance while decoding by a relatively simple operation, are gradually replacing BCH codes.
One of the important characteristics of the NAND flash channel is that the error rate is very low at the beginning of use, but the error rate increases rapidly after a certain period of use. Therefore, it is reasonable to use low-level error correction using light information at the beginning of the use and to use the year information at the end of the use period. In this dissertation, we propose a hardware architecture that improves the algorithms using semantic and continuous information. In this dissertation, we propose a method of inverting several bits simultaneously under certain conditions based on the size information and experimentally proved that it has the effect of increasing the performance. In addition, the performance of the information decoding performance is further improved by using a method of finer granularity of the algorithm of the information-based algorithm. In order to overcome the complexity of circuit implementation, we proposed a memory - based structure by analyzing the dependency in the decoding process. In addition, since it is necessary only when the error correction of the soft information is failed and the error correction of the soft information is failed, the method of significantly reducing the processing speed of the soft information error correction circuit and greatly reducing the total complexity is proposed and implemented.
If the constructed LDPC code achieves a good error-correcting performance, more efficient system can be realized with few hardware resources. In order to improve the conventional code construction method based on local search, a novel LDPC code construction method based on simulated annealing is proposed to optimize the code globally. The proposed optimization method experimentally confirmed that can generate the globally optimized code which has better error-correcting capability than the code generated by the conventional method.
NAND flash 메모리는 최근 공정의 미세화와 저장정보의 증가로 인해 예전에 비해 많은 오류가 발생하기 때문에 오류정정 시스템의 설계가 매우 중요하다. 기존 NAND flash memory를 보호하기 위한 오류정정부호로 주로 BCH 복호화기가 사용되었으나, 많은 오류를 고치기 위해서는 하드웨어 복잡도가 매우 높아지는 단점이 있다. 이를 극복하기 위해, 비교적 간단한 연산으로 복호를 진행하면서도 좋은 오류정정성능을 보이는 LDPC 코드가 점차 BCH 코드를 대체해 나가고 있다.
NAND flash channel이 가지는 중요한 특성 중 하나는 사용 초기에는 오류율이 매우 낮지만, 사용 기간이 어느 정도 지나면 오류율이 급격히 증가한다는 것이다. 따라서 사용 초기에는 경정보를 이용한 낮은 정도의 오류정정을 하고 사용 후기에는 연정보를 사용하는 방식이 합당하다. 이 논문에서는 경정보 및 연정보를 이용하는 알고리즘을 개선하고, 그에 상응하는 하드웨어 구조를 제안한다. 이 논문에서는 경정보에 기반하여 특정 조건 하에서 여러 bit를 동시에 반전하는 방식을 제안하고 성능을 높이는 효과가 있음을 실험적으로 증명하였다. 또한 연정보 기반의 알고리즘의 연산 단위를 더욱 세밀하게 하는 방식을 사용하여 추가적으로 연정보 복호성능을 향상시켰다. 회로 구현에 있어서는 기존 방식이 레지스터를 많이 사용하여 복잡도가 매우 큰 점을 극복하기 위해 복호화 과정에서의 dependency를 분석하여 메모리 기반의 구조를 제안하였다. 또한 연정보 오류 정정이 경정보 오류 정정이 실패하는 경우에만 필요하므로 연정보 오류 정정 회로의 처리속도를 대폭 낮추어 전체 복잡도를 크게 줄이는 방식을 제안하고 구현하여 다른 LDPC 복호화기 구조에 비해 실제 사용할 수 있는 방식임을 보였다.
만약 좋은 성능을 가지는 LDPC 코드를 설계할 수 있다면, 같은 복잡도의 하드웨어를 가지고도 더욱 효율적인 시스템 구성이 가능하다. 부분 탐색 기반의 기존 코드 설계 방법을 개선하기 위해 광역 탐색 기반의 새로운 LDPC 코드 설계 방식을 simulated annealing 기법에 기반하여 추가적으로 제안한다. 제안된 코드 생성 방법은 기존 방법으로 생성한 코드보다 더 좋은 오류정정능력을 가짐을 실험적으로 확인하였다.
