Space is filled with radiation environments, such as Van Allen belts, solar flares, and galactic cosmic rays. When integrated circuits fabricated in a commercial complementary metal oxide semiconductor (CMOS) pro-cess are exposed to ionizing radiation, they would lose its functionality due to the total ionizing dose (TID) effect.
In the first half of the thesis, a 12-bit 40kS/s successive approximation register analog-to-digital converter (ADC) designed with a dummy gate-assisted (DGA) n-MOSFET is presented for space applications requiring high resolution, low power consumption, and moderate conversion speed. The ADC is also designed with a custom-designed metal finger capacitor and a body-tied p-MOSFET protected by guard ring in a bootstrapping circuit to mitigate the performance degradation caused by radiation-induced leakage current. The designed ADC was fab-ricated in a commercial standard 0.35um CMOS process. In order to evaluate its radiation hardness, the fabri-cated ADC was exposed to 60Co gamma rays with a dose of up to 300krad (Si). The measured signal-to-noise-and-distortion ratio (SNDR) and spurious-free dynamic range (SFDR) were 67.9dB and 78.7dB, respectively. Although a small amount of degradation of the SNDR was observed after radiation exposure, it corresponds to only about a 0.1 effective-number-of-bit (ENOB) drop from the measured result of an unirradiated chip.
When electronics are exposed to a high-intensity prompt gamma ray originated from nuclear explosion, a tran-sient or permanent electrical malfunction can be occurred due to the transient radiation effect (TRE). In order to overcome this problem, the nuclear event detector (NED) has been proposed to mitigate the TRE on electronics. The NED detects a prompt gamma ray and quickly switches off any attached systems before they can be dam-aged, with the systems turned back on after the event has passed.
In the latter half of the thesis, radiation-tolerant NED signal processing circuit fabricated in a 0.35um CMOS process is presented. In order to obtain a fast response time, positive feedback loop was implemented. Addition-ally, on-chip timer capacitor was implemented with discharging path made up of DGA n-MOSFET to adjust a pulse width of output signal by controlling an applied voltage. In order to guarantee a TRE tolerance, above-mentioned positive feedback loop was designed with common-source configuration of p-MOSFETs. In addition, dummy MOSFETs are connected to vulnerable nodes to compensate a photocurrent generated by TRE. All pull down networks used in the designed circuit are implemented using DGA n-MOSFET to guarantee a TID toler-ance. The response time of the fabricated chip was 12.2ns. TID and TRE tolerance was greater than 1.14Mrad(Si) and 1.9×$10^7$rad(Si)/s, respectively.
우주는 밴 앨런대, 태양풍, 우주선과 같은 방사선 환경으로 구성되어 있다. 이러한 우주 방사선 환경에 Silicon 기반 CMOS 공정으로 제작된 반도체 전자부품이 노출되면 Total Ion-izing Dose (TID) effect에 의해 회로가 영구적으로 그 기능을 상실할 수 있다. 따라서 우주와 같은 방사선 환경에서 안정적인 동작을 요구하는 하는 전자부품은 TID에 대한 내성을 갖도록 설계가 되어야 한다. 본 논문의 전반부에는 TID현상에 강인한 인공위성용 12-bit 40kSPS SAR ADC를 상용 CMOS 공정을 이용해 설계 및 제작하였다. 제작된 칩이 내방사선 특성을 갖도록 설계하기 위해서 Pull-down network을 내방사선 단위소자인 Dummy Gate-Assisted (DGA) n-MOSFET layout을 적용하여 설계하였으며, 예상되는 방사선에 의한 누설전류에 취약한 부분을 추가적인 Guard-ring을 통하여 보호하였다. 또한 Custom-designed capacitor를 이용해 Capacitive DAC을 설계함으로써 내방사선 특성뿐만 아니라 선형성도 확보하고자 하였다. 제작된 Chip은 정지궤도 위성의 5년간 누적선량에 해당되는 300krad(Si)의 방사선에 노출이 된 후에도 정상동작을 하였으며 이 때 측정된 Signal-to-Noise-and-Distortion Ratio (SNDR)은 67.9dB, Spurious-Free Dynamic Range (SFDR)은 78.7dB였다. 비록 방사선 조사 후 성능 열화현상이 관찰되었지만 이는 0.1 Effective Number Of Bit (ENOB)의 감소로 성능에 크게 영향을 주지 않는 매우 미미한 수준이다.
반도체 회로가 초기 핵 방사선과 같은 고선량률의 방사선에 노출이 되면 오동작 혹은 Latch-up 현상을 일으켜 파괴될 수 있는데 이러한 현상을 Transient Radiation Effect (TRE)라고 한다. 이와 같은 문제를 극복하기 위해서는 핵폭발 초기에 발생하는 즉발 감마선을 탐지하여 회로에 인가된 전원을 Off시켜주었다가 일정시간 후 펄스 형태의 방사선이 지나간 다음 다시 전원을 복구하여 주는 역할을 하는 탐지기가 필요한데 이를 Nu-clear Event Detector (NED) 라고 한다. 본 논문의 후반부에서는 NED용 내방사선 신호처리회로를 상용 CMOS 공정으로 설계 및 제작 하였다. 빠른 응답속도를 얻기 위해 타이머 기능의 회로를 내장하는 정궤환 루프를 기반으로 Flag 신호를 출력하도록 설계 하였으며, 타이머 캐패시터를 칩 내부에 내장 시켰으며 출력 펄스 폭을 외부에서 인가되는 전압을 통해 조절할 수 있도록 설계 하였다. 또한 TRE에 대한 내성을 확보하기 위해 앞서 언급된 정궤환 루프를 p-MOSFET을 이용하여 설계하였으며, 취약 노드에서 발생하는 광전류를 보상해주기 위한 Dummy MOSFET을 각 노드에 결속시켜 주었다. TID에 대한 내성은 Pull-down network을 DGA n-MOSFET으로 설계함으로써 확보하고자 하였다. 최종적으로 제작된 NED 신호처리회로의 응답속도는 12.2ns였으며 1.14Mrad(Si) 이상의 TID 내성과 1.9×$10^7$rad(Si)/s의 TRE 내성을 갖는다는 것을 측정과 실험을 통해 확인 할 수 있었다.
