The liquid crystal display (LCD) intra-panel interfaces should support the requirements of the high display resolution, the large color depth, and the high frame rate between the timing controller (TCON) and source driver ICs (SDICs). As the demands for the full-high-definition (FHD) is replaced by the ultra-high-definition (UHD), 4 K x 2 K (4096 x 2048) resolution is needed. The 8 bits of color depth per R/G/B color are changed to the 10 bits of color depth for many impressions of the color. The main stream of the frame rate for the UHDTV is 120 Hz for the high picture quality. Thus, the 31 Gb/s data transmission is required between timing controller and SDICs for the UHDTV.
The intra-panel interfaces are composed of a TCON PCB, flexible flat cables (FFC), a source PCB, and films with point-to-point topology between timing controller and source driver ICs. By increasing the number of the interface lines per SDIC, the data rate of each SDIC decreases, but the cost of the number of the channels and pins of SDICs increases. Hence, it is beneficial as the transmission capacity of the links of the SDIC is large to reduce the cost. As a result, the data rate of the intra-panel interfaces should increase, and the clock and data recovery (CDR) suffers seriously from input data jitter because one unit interval (UI) decreases. In addition, the ground plane of the CDR is connected to that of the driver control logic (DCL) in the SDIC and to that of the LCD drivers through PCB due to the cost issue. The switching noise (SN) generated from the DCL and many LCD drivers which operate with high supply voltage induces large clock jitter (JCK) in the CDR. Thus, input data and clock jitter (IDCJ) degrade BER performance of the CDR.
To increase input jitter tolerance of the CDR, the delay locked loop (DLL)-based CDR has been used because of the large jitter tracking bandwidth. However, it requires that the repeated clock information is embedded in the data stream. The repeated pattern causes electromagnetic interference (EMI). In addition, to extract the clock information from input data with the process, voltage, and temperature variations, the embedded number of bits should be at least more than 2 bits. Moreover, as the data rate increases, the channel (TCON PCB + FFC + source PCB + film) loss of the intra-panel interfaces become seriously severe. Inter-symbol interference (ISI) from the channel loss induces the data dependent jitter (DDJ). However, the DLL-based CDR cannot filter the DDJ due to wide jitter transfer characteristics. The phase-locked loop (PLL)-based CDR extracts clock information when the data transition exists. Thus, the scrambling data or balance code like 8B/10B can be used for the PLL-based CDR to be tolerant with EMI issue. Additionally, the PLL-based CDR can filter the DDJ. Hence, as the data rate increases, the PLL-based CDR is suitable for the intra-panel interfaces.
To protect CDR performance from SN, a regulator with the wide bandwidth can be used. However, the bulky output capacitor of the regulator restricts full integration. In addition, the considerable drop-out voltage incurs large power for the entire CDR, and it limits scaling of the supply voltage of the SDIC due to the voltage headroom. Therefore, to ease the regulator overhead, the regulator was used only for the oscillator, but remaining blocks still suffer from SN leading to large clock jitter.
In this paper, we propose a phase-locked loop (PLL)-based digital CDR including a data recovery unit (DRU) which utilizes half-bit previous data (HBPD) with a feed forward method (FFM). Previously, the FFM has been used with i-bit previous or next data to compensate for the ISI where i is the integer value. However, we observed that the HBPD with FFM can be used to improve jitter tolerance (JTOL) for IDCJ. To make the HBPD be useful signals to be added to current data, clock early/late (E/L) information are additionally needed, but they can be easily obtained from the CDR. Two prototypes are tested with half-rate clocking at 5 Gb/s data rate, and quarter-late clocking at 10 Gb/s data rate. Both 5 Gb/s and 10 Gb/s prototypes improve the tolerance of the input jitter and power noise. Fabricated in 65 nm CMOS technology, the test chips consume 17.44 mW and 20.7 mW, respectively.
To enhance the performance of the proposed DRU with HBPD FFM in respect of the SNR and power efficiency, a data and edge interpolator (EDI) block is introduced for the reference-less CDR. The DEI operates as DRU with HBPD FFM for transition input data pattern to be robust to the IDCJ. For non-transition input data pattern, it enhances SNR compared to the DRU with HBPD FFM. In addition, the DRU is merged into a bang-bang phase detector to reduce the power consumption. Fabricated in 65 nm CMOS technology, the test chip consumes 8.67 mW at 9 Gb/s.
As the data rate increases, an equalizer block is required to remove DDJ in the receiver. This dissertation presents adaptive continuous-time linear equalizer (CTLE) and 1-tap decision feedback equalizer (DFE) using the spectrum balancing (SB) method. The SB method is extended for not only CTLE but also DFE with the aid of gain characteristics of 1-tap DFE. Thus, adaptation loops (ALs) for each equalizer type are merged to a single loop. As a result, the complexity and power consumption of the adaptation circuits are reduced significantly. The test chip operates 21 Gb/s and consumes 34.2 mW from 1.2 V supply with 65 nm CMOS process.
LCD 인트라패널 인터페이스는 timing controller (TCON)과 source driver IC (SDIC)사이의 통신으로, LCD의 고해상도, 다양한 색상표현, 높은 프레임 속도의 조건을 만족시켜주어야 한다. 현재 디스플레이 시장의 주력상품인 Full-high-definition (FHD) TV가 ultra-high-definition (UHD) TV로 바뀌어 감에 따라, 4K x 2K (4096 x 2048)의 해상도를 필요로 하게 되고, 다양한 색상표현을 위해 빨/초/파 마다 할당된 8bit이 10bit으로 증가한다. UHDTV의 프레임 속도는 120 Hz 로서, 해상도, 색깊이, 프레임 속도를 고려해 보면 LCD 인트라 패널 인터페이스가 송수신 해야 할 데이터 량은 31 Gb/s가 넘어가게 된다. 앞으로 다가올 디스플레이 시장의 요구사항은 더 높은 해상도, 색깊이, 프레임 속도를 요구 하게 되므로, LCD 인트라패널 인터페이스의 역할이 더욱 더 중요해질 것으로 보여져 연구를 진행하게 되었다.
인트라패널 인터페이스 통신은 송신기인 TCON에서 시작하여, TCON PCB, flexible flat cable (FFC), 소스 PCB, film을 거쳐서 수신기인 소스 드라이버 IC 까지를 의미한다. TCON에서 소스드라이버 IC까지의 채널 숫자를 늘림으로써, 각 소스드라이버 IC안에 있는 수신기가 복원해야 하는 데이터의 전송 속도를 낮출 수 있지만, 채널 수와 소스드라이버 IC의 핀 수가 늘어나게 되므로, 가격이 비싸지게 된다. 따라서, 가격 경쟁력을 갖추기 위해서는 각 소스드라이버 IC 라인의 전송속도가 높아져야 한다. 따라서, 인트라패널 인터페이스의 데이터 전송 속도가 올라가야 하는데, 클락 데이터 복원기는 높은 데이터 전송속도를 가질 때, 입력 데이터 지터에 굉장히 취약해지게 된다. 그 이유는 높은 데이터 속도로 인해 데어터의 unit interval의 크기가 줄었기 때문이다.
다른 문제로 SDIC에서 클락 데이터 및 복원 회로와 드라이버 컨트롤 로직 회로, LCD 드라이버 회로가 가격 경쟁력을 가지기 위해, 그라운드 plane을 공유함으로써 발생하게 된다. 일반적으로 전력을 낮추기 위해, 클락 데이터 복원 회로의 전원 전압은 낮은 전압으로 동작을 하게 되고, LCD 드라이버 회로는 높은 전압으로 동작을 하게 된다. 높은 전압으로 동작하는 LCD 드라이버 회로가 발생시키는 큰 switching noise (SN)은 그라운드를 통해 클락 데이터 복원 회로의 안전적인 전원 공급을 방해하게 된다. 이로 인해 클락 데이터 복원 회로에서 생성되는 클락의 지터 크기가 커지게 되며, 높아지는 데이터 속도로 인해 작은 인풋 데이터 지터와 클락 지터의 크기에도 bit-error이 발생하게 된다.
입력 데이터 지터에 강인해지기 위해, 큰 지터 트래킹 밴드위스를 가지는 Delay-locked loop (DLL) 타입의 클락 및 데이터 복원 회로가 사용되어왔다. DLL 타입의 회로는 반복되는 클락 정보가 입력 데이터 패턴안에 들어가 있어야 한다는 단점을 가진다. 이러한 반복되는 클락 패턴은 전자 방해 잡음을 만들어서 다른 기기에 영향을 끼치게 된다. 또한, DLL 타입에서 반복되는 클락 패턴을 추출해 내기 위해서는 공정, 전압, 온도 변화를 고려해 볼 때, 최소 2-bit 이상의 클락 패턴 삽입이 필요로 하게 되고 데이터의 효율을 낮추게 되는 부작용을 가진다. 또한, 전송속도가 높아져 감에 따라, 인트라패널 인터페이스의 채널 로스를 고려해 보았을 때, 채널 로스가 유발하는 부호간 간섭이 더 큰 data dependent jitter (DDJ)을 일으키게 된다. DLL기반의 클락 및 데이터 복원 회로 넓은 밴드위스를 가지는 자체 특성 때문에, DDJ를 필터링하지 못하고 클락에 지터를 전달하게 된다.
Phase-locked loop (PLL)기반의 클락 및 데이터 복원 회로는 데이터가 변화할 때 클락 정보를 추출 하게 된다. 따라서 DLL기반과 달리 PLL기반의 클락 및 데이터 복원 회로는 전자 방해 잡음을 줄일 수 있는 scrambling 데이터, 혹은 8B/10B과 같은 밸런스 코드 사용이 가능하다. 또한, PLL기반의 클락 및 데이터 복원 회로의 장점은 DLL 기반과 달리 DDJ를 필터링 할 수 있다. 이런 이유들로 인해, PLL기반의 클락 및 데이터 복원 회로가 인트라패널 인터페이스에서는 더 적합하다고 볼 수 있다.
클락 및 데이터 복원 회로를 SN으로부터 보호하기 위해, 넓은 밴드위스를 가지는 레귤레이터가 사용 될 수 있다. 하지만, 레귤레이터의 큰 캐패시터는 많은 에어리어를 차지하기 때문에 cost문제가 발생하게 된다. 추가적으로, 레귤레이터가 떨어뜨리는 전압은 클락 및 데이터 복원 회로의 파워소모를 증가시키고, SDIC의 전압 여유 문제를 발생시킨다. 레귤레이터 사용으로 인해 발생하는 부담을 줄이기 위해 중요한 블락중 하나인 발진기에만 쓰인 경우도 있지만, 이런 경우에는 남아있는 다른 블락들이 SN에 공격받게 되고, 큰 클락 지터를 발생시키게 된다.
첫 번째로 제안된 클락 데이터 복원 회로는 reference-less 타입의 디지털 회로로, 인풋 데이터 지터와 클락지터에 강인한 회로를 제안하였다. Half-bit previous data (HBPD)를 feed forward method (FFM)을 수정 적용하였다. 일반적으로 FFM은 i-bit 이전 혹은 이후의 데이터를 가지고, inter-symbol interference (ISI) 문제를 해결하는데 사용되었다. 여기서 i 값은 정수값으로 사용되어져 왔다. 제안된 회로에서는 FFM을 수정하여, 0.5-bit 이전의 데이터를 클락 early/late (E/L) 정보와 함께 이용하여 현재 데이터에 더해주게 된다. 데이터 복원 회로에 간단한 회로를 추가해, 제안하는 내용을 구현하였으며, 그라운드 노이즈에 더 강인한 클락 데이터 복원 회로를 구현 할 수 있었다. 두 개의 프로토타입이 65nm CMOS 공정을 이용하여 제작, 테스트 되었다. 두 칩 모두 인풋 데이터 지터와 그라운드 노이즈에 더 강인한 측정결과를 나타내었다. 첫 번째 칩은 Half-rate 클락킹을 가지며, 5Gb/s 의 데이터 속도 , 17.44mW의 파워 소모를 가졌다. 두 번째 칩은 Quarter-rate 클락킹으로, 10Gb/s 의 데이터 속도를 내었으며, 20.7mW 의 파워를 소모하였다.
제안된 HBPD FFM을 사용한 데이터 복원 회로의 signal-to-noise ratio (SNR)부분을 개선 및 저전력으로 구현하기 위해 data and edge interpolator (DEI)라는 회로를 제안 및 reference-less 클락 및 데이터 복원 회로에 적용하였다. HBPD FFM을 사용한 데이터 복원 회로 같은 인풋 데이터 지터와 클락지터에 강인한 성능을 가지면서도, 동일한 입력값이 연속적으로 들어오는 데이터 패턴에 대해 SNR을 증가시켰다. 65nm CMOS 공정을 이용하여 제작, 테스트 되었으며, 제안된 칩은 인풋 데이터 지터와 파워노이즈에 강인한 측정결과를 보였다. 또한, 동작속도가 9 Gb/s 에서 8.67 mW 라는 적은 파워를 소모하면서도 제안된 회로들을 구현 할 수 있었다.
데이터 입력 속도가 점차 올라감에 따라, 수신기 단에 data dependent jitter (DDJ)를 제거해주기 위해 이퀄라이저 블락이 필요로 하게 된다. 차세대 인트라 패널 인터페이스를 예상하여, 입력 데이터 속도를 20 Gb/s이상의 고속으로 설계를 진행하였고, 이러한 입력 데이터를 복원하기 위해 수신기의 입력단에 이퀄라이저 블락으로 continuous-time linear equalizer (CTLE) 및 1-tap decision feedback equalizer (DFE)으로 설계를 진행하였다. 제안된 아이디어는 CTLE와 DFE를 위해 각각 존재했던 adaptation 루프들을 하나의 루프로 설계하여, 파워소모 및 면적 차지를 줄이는 것이다. 제안된 adaptive 이퀄라이저는 65 nm CMOS 공정으로 제작되었으며, 21 Gb/s의 고속 입력 데이터에서 34.2 mW 를 소모하였다.
