In this work, we consider high-rate error control systems for storage devices using multi-level per cell (MLC) NAND flash memories. First, we propose a novel design rule of block-wise concatenated Bose-Chaudhuri-Hocquenghem (BC-BCH) codes. BC-BCH codes designed in accordance with the proposed design rule are called quasi-primitive BC-BCH codes in which constituent BCH codes are deliberately chosen for their lengths to be as close to primitive BCH codes as possible. It will be shown that such quasi-primitive BC-BCH codes can achieve significant improvements of error-correcting capability over the existing BC-BCH codes when an iterative hard-decision based decoding (IHDD) is assumed. In addition, we propose a novel collaborative decoding algorithm which targets at resolving dominant error patterns associated with the IHDD. Error-rate performances of error-control systems with the proposed quasi-primitive BC-BCH and existing BC-BCH codes are compared. For more comprehensive performance comparisons, systems with a hypothetically long BCH code and a product code are also considered in the comparisons. Secondly, we consider an error-control system with a hierarchical structure aiming at supporting different sizes of data units when user data are stored in and retrieved from storage devices using NAND flash memories. That is, while encoding is performed for a page of user data, decoding can be carried out for individual access unit level. In addition, when the decoding on the individual access unit level fails, a much stronger error-correcting capability is exerted on the page level by jointly decoding entire access units. A design rule and advantages of the proposed error-control system will be introduced in detail. Comparisons with other error-control systems will also be extensively carried out in terms of error rate, which demonstrates performance superiority of the proposed system over other existing systems. Thirdly, we introduce an error correcting coding scheme called symmetric BC-BCH codes. Symmetric BC-BCH codes have unique features in their structure, i.e. a symmetry and a block-wise concatenation. It will be shown that a careful integration of the symmetry and block-wise concatenation is especially beneficial to achieve improvements of error-rate performance when an iterative decoding algorithm is assumed. For evaluating error-rate performance of symmetric BC-BCH codes, we also develop a semi-analytic performance evaluation technique which is vital to confirm an extremely low target error rate of storage devices. The analysis also elucidates that there are stopping patterns associated with the iterative decoding algorithm in the low error-rate regime. To break the stopping patterns, we will propose a stopping pattern breaking mechanism which further utilizes the structural features in a clever way. Performance comparisons are carried out between error-control systems with a symmetric and quasi-primitive BC-BCH codes, which demonstrate a significant performance improvement of the system with the symmetric BC-BCH code over the one with the previous quasi-primitive BC-BCH code. Finally, we will discuss the channel quantization problem for turbo product codes (TPCs) for practical soft decision based decoding of concatenated codes. While there have been a few previous works on channel quantization for TPCs, they are based on heuristic observations and are not optimized for storage devices using NAND flash memories. Soft decision channel outputs from NAND flash memories are acquired by successive hard decisions which is a costly operation in terms of power consumption and throughput loss. Thus, channel quantization is pivotal to design efficient error-control systems for NAND flash memories. However, to the best of our knowledge, there has not been any previous work related to the quantization problem in the design of error-control systems with TPCs for NAND flash memories. Motivated by this, we developed a quantization scheme which is jointly optimized with TPCs to achieve a better error-correcting capability when the bit precision is limited. In the quantization scheme, the procedure of the soft decision based decoding of BCH codes is carefully considered. Moreover, based on the understandings of the procedure, we also developed a decoding algorithm called modified TPCs which shows drastic error correcting performance improvement from the one with conventional TPCs when the bit precision is limited. In this work, we introduce existing quantization schemes for NAND flash memories and propose a novel quantization scheme and a decoding algorithm.
본 연구에서는 낸드 플래시 메모리를 위한 고성능 오류 정정 부호의 설계 및 복호 방법에 대해 다룬다. 첫째로 블록 단위 연접 비씨에이치 부호의 새로운 설계 방법을 제안한다. 연접 부호의 구성 부호 길이를 원시 비씨에이치 부호에 가깝도록 부호를 설계할 경우, 패리티의 사용량은 줄고 오류 정정 성능은 개선됨을 확인할 수 있다. 또한 연접 부호에 발생하는 오류마루 문제를 경감시키기 위한 새로운 협력 복호 알고리즘을 제안한다. 제안하는 오류 정정 시스템의 우수성을 보이기 위해 다른 오류 정정 부호를 활용하는 시스템과의 성능비교가 수행될 것이다. 둘째, 다양한 크기를 갖는 사용자 데이터의 입출력을 지원하기 위한 계층적 오류 정정 부호를 제안한다. 즉, 페이지 단위로 부호화 되었지만 개별 액세스 유닛 단위의 복호가 가능한 오류 정정 부호를 제안하고자 한다. 이러한 부호는 개별 액세스 유닛이 복호에 실패할 경우, 전체 페이지 단위의 복호를 수행함으로써 강력한 오류 정정 성능을 확보할 수 있다. 제안하는 계층적 부호가 갖는 이점을 복잡도 및 오류 정정 성능 측면에서 살펴볼 것이다. 셋째, 대칭 블록 단위 연접 비씨에이치 부호라 불리는 새로운 오류 정정 부호를 제안한다. 제안하는 부호는 블록 단위 연접 부호에 대칭성이라는 새로운 특성을 결합한 부호이며, 반복 복호 알고리즘을 가정할 경우 임의의 블록 단위 연접 부호들 가운데 가장 낮은 오류마루를 갖는다. 또한 오류마루를 형성하는 오류 패턴을 해소하기 위한 새로운 오류 정정 메커니즘들이 제안될 것이며, 기존의 블록 단위 연접 비씨에이치 부호에 비해 대칭 블록 단위 연접 비씨에이치 부호가 시스템 성능을 크게 향상시킬 수 있음을 확인할 것이다. 마지막으로, 연접 부호의 연판정 복호 알고리즘인 터보 곱 부호를 위한 채널 양자화 문제에 대해 논의 할 것이다. 낸드 플래시 메모리에서 연판정 정보를 얻기 위해서는 연속적인 경판정 정보 획득이 필요하며 이는 전력 소비 및 처리량 측면에서 큰 손실을 불러온다는 사실이 알려져 있다. 따라서 효율적인 채널 양자화 기법은 낸드 플래시 메모리를 위한 실용적인 오류 정정 시스템을 개발함에 있어 필수적인 것이다. 우리는 연판정 정보 획득을 위한 경판정 횟수가 제한된 상황하에서, 터보 곱 부호의 오류 정정 성능을 최적화하는 채널 양자화 기법을 제안한다. 제안된 양자화 기법에서는 구성 부호의 복호과정이 신중하게 고려되었으며 복호성공률을 극대화하는 방향으로 채널이 양자화 된다. 또한 이러한 복호과정에 대한 이해를 바탕으로, 채널 출력의 정밀도가 제한적일 때 기존의 터보 곱 부호보다 월등히 우수한 성능을 갖는 새로운 연판정 복호 알고리즘을 제안한다. 기존의 채널 양자화 기법에 대한 소개 이후, 새로운 양자화 기법과 복호 알고리즘의 우수성에 대해 논할 것이다.
