In recent years, the emergence of high-performance CMOS image sensors (CISs) has been enlarging the imager market. The performance requirements of next-generation CISs have been increasing in terms of frame rate, power consumption, read noise, dynamic range, as well as pixel resolution. In particular, the pixel rate of most applications such as scientific imagers, sports activities, and industrial high speed machine vision sensors is getting faster as its pixel resolution and frame rate increase. Also, personalized mobile devices such as mobile phones and tablet PCs are equipped with CISs without exception, and even more CISs than one are requested for multiple functions. Given that all of these personalized devices are powered from batteries, a low-power design is essential for CISs.
In Chapter 1, a power-saving readout scheme for CMOS image sensors (CISs) that utilizes the image properties is presented. The proposed delta-readout ($\Delta$-readout) scheme reads the signal difference between two pixels located next to each other ($\Delta_{pixel}$) by utilizing the most significant bits (MSBs) information of the previous pixel. By effectively reducing the dynamic range of the signal, compensated by the $\Delta$-window checking, the proposed $\Delta$-readout scheme can reduce the effective number of decision cycles in a successive-approximation register (SAR) analog-to-digital converter (ADC) and reduce the power consumption while preserving the ADC performance. A prototype QQVGA CIS with ten 10-bit SAR ADCs in a multi-column-parallel (MCP) configuration was fabricated in a 0.18 $\mu$m 1P4M CIS process with a 4.4 $\mu$m pixel pitch. The measurement results of the implemented prototype CIS showed a maximum power-saving of 26% with a figure-of-merit (FoM) for ADC of 15 fJ/conversion-step.
In Chapter 2, a dual-imaging CIS that extracts a multi-level edge image in real time from conventional pixels for computer vision applications while a human-friendly normal image is also produced simultaneously utilizing a proposed speed/power-efficient dual-mode SAR ADC is presented. The dual-mode readout scheme operates in two modes, delta readout for fine-step conversion (FS mode) and single-slope readout for coarse-step conversion (CS mode), depending on the chosen pixel state for readout. If the chosen pixel is at a boundary of an object in the image, the ADC works in CS mode in order to readout the edge strength (ES), and ADC woks in FS mode if it is not. By displaying the ES, the edge image can be obtained in real time with no hardware/time overhead. A prototype QQVGA CIS with ten 10b SAR ADCs was fabricated in a 0.18 μm 1P4M CIS process with a 4.9 μm pixel pitch. Given its maximum pixel rate of 61.4 Mp/s, the prototype shows the-state-of-the-art FoMs: 70 pJ/pixel/frame, 0.35 $e^-$ ·nJ and 0.34 $e^-$·pJ/step.
최근, 고성능 CMOS 이미지 센서(CISs)의 시장성이 확대되고 있다. 차세대 CIS 의 필요성이 증대됨에 따라 동작 속도, 소모전력, 노이즈, 허용출력 범위 그리고 픽셀 해상도 등의 성능 향상을 위한 연구 활발히 진행 중이다. 특히, 과학용, 스포츠용 카메라의 수요가 증가함에 따라 고속 영상을 잘 표현하기 기술이 중요시되고 있다. 또한, 휴대폰이나 테블릿과 같은 배터리로 전력이 공급되는 휴대용 기기에 한 개 이상의 CIS 가 필수적으로 장착됨에 따라 저전력 설계에 대한 연구 필요성이 증가하고 있다.
Chapter 1 에서는 이미지의 특성을 이용한 저전력 CIS 를 위한 리드아웃 방법을 소개한다. 제안하는 델타 리드아웃 방법은 근접한 두 픽셀의 신호 차를 이용하며, 이전 픽셀의 MSBs 정보를 활용한다. 신호의 허용출력을 효과적으로 줄임으로써, 제안하는 델타 리드아웃 방법은 축자 비교형 아날로그 디지털 컨버터가 아날로그 정보를 디지털 정보로 변환 시 필요한 동작 횟수를 줄여 파워 소모를 줄인다. 본 프로토타입 CIS 는 0.18 $\mu$m 1P4M CIS 공정을 이용하였으며 4.4 $\mu$m 폭의 픽셀을 이용하여 QQVGA 해상도로 설계 되었다. 프로토타입 CIS 을 통해 QQVGA 픽셀 해상도에서 최대 26 % 의 파워 절감 효과를 보여주었으며 15 fJ/$c^-$s 의 ADC 성능을 확인하였다.
Chapter 2 에서는 일반 4T-APS 픽셀 구조를 이용하면서도 이미지와 함께 실시간으로 그 이미지의 윤곽 정보를 여러 레벨로 추출해주는 저전력 고속 듀얼 이미징 CIS를 소개한다. 제안하는 듀얼 모드 리드아웃 방법은, 델타 리드아웃 축자 비교형 아날로그 디지털 컨버터를 이용한 FS mode 와 싱글 슬롭 아날로그 디지털 컨버터를 이용한 CS mode, 두 가지 모드로 동작한다. 이미지의 윤곽 부분의 픽셀을 리드아웃 할 경우, FS mode 로 동작하며 이를 통해 여러 레벨의 edge 정보가 추출된다. 제안하는 리드아웃 방법은 기존의 윤곽 추출 CIS 와 달리 추가적인 구조변경이 필요 없다. 본 프로토타입 CIS 는 0.18 $\mu$m 1P4M CIS 공정을 이용하였으며 QQVGA 해상도로 설계 되었다. 프로토타입 CIS 를 통해 최대 61.4 Mp/s 의 동작 속도와 최고의 성능지표(FoMs)을 확인하였다: 70 pJ/pixel/frame, 0.35 $e^-$ ·nJ and 0.34 $e^-$·pJ/step.
