Soft errors in memories caused by electrical or magnetic interference are a major issue for data reliability. The memory process is scaling down aggressively, errors occur more frequently. To satisfy the reliability requirements, error correcting codes (ECC) become more important. Typically, single error-correcting (SEC) code such as Hamming code is used to recover from a single bit error in DRAM due to its simple architecture and low latency. However, as technology scales, it needs higher error correcting capability. In this thesis, An area efficient architecture of double error correcting (DEC) Bose Chaudhuri Hocquenghen (BCH) decoder is proposed to alleviate the hardware complexity and satisfy low latency.
최근 공정의 미세화와 저장정보의 증가로 인해 저장장치는 예전에 비해 많은 오류가 발생하고 있다. 이에 따라 데이터의 신뢰도를 증가시킬 수 있는 오류 정정 부호가 주목 받고 있는데, 저장 장치의 특성과 사용 목적에 따라 다른 오류 정정 부호가 사용된다. DRAM과 같은 빠른 응답 시간을 필요로 하는 메모리에서는 응답시간과 설계 크기를 만족하기 위해서 한개의 오류를 정정하는 부호를 주로 사용하고 있다. 하지만 증가하는 오류 발생률로 더 많은 오류를 고칠 수 있는 오류 정정 부호가 필요하다.
본 학위 논문에서는 DRAM과 같은 빠른 응답 속도를 요구하는 메모리에 적합한 공간 효율적인 두 개의 오류를 정정하는 Bose Chaudhuri Hocquenghen (BCH) 복호기 (decoder)의 구조에 대해서 다루고자 한다.
