Dual-power-mode (DPM) quasi-Doherty RF CMOS power amplifiers (PAs) for mobile communications are presented. Considering probability density function, to achieve long battery life-time in a mobile phone, two architectures for the DPM PA are proposed using SOI LDMOS and (SOI) CMOS processes, respectively. Firstly, in the SOI LDMOS PA, second harmonics are controlled through the path of low power mode (LPM) for high pow-er mode (HPM) PA’s linearity. In addition, a capacitor added switch is proposed to increase its voltage standing capability, which is used at the output matching network for a mode control. A combined cascode structure of CMOS and LDMOS devices for the LPM is pro-posed to complement two devices’ drawbacks. Secondly, in the DPM CMOS PA, a trans-former-based quasi-Doherty PA (QDPA) is designed for the HPM. In the QDPA, a folded combining transformer is proposed for three advantages: reduced chip area, improved inser-tion loss, and increased bandwidth. Furthermore, an adaptive power divider is proposed for adjustable power dividing according to the incoming power in the input of the QDPA. In the LPM, only main power cell in the QDPA turns on. Its cell-size in the common gate transistor is controlled using an adaptive power cell (APC) technique, which is used for a PA’s linearity improvement in the HPM.
근래, 빠른 속도의 데이터 전송이 가능한 스마트 기기들이 일상 생활의 전반에서 활용됨에 따라, 무선 데이터 전송을 위한 송수신칩 개발이 각광을 받고 있다. 그 중에서, 송신단에서 가장 중요한 블록들 중 하나인 전력 증폭기는 높은 선형성과 효율성을 위해서 산업체에서는 화합물반도체로 개발이 되고 있다. 본 논문에서는 실리콘 공정을 이용한 CMOS 전력 증폭기의 설계기법을 제안하며, 제안하는 방법을 이용한 전력 증폭기는 기존의 화합물 전력 증폭기에 버금가는 선형성과 효율성을 보여주고 있다.
먼저 실리콘 공정에서 존재하는 이슈들 중 하나인 CMOS소자의 낮은 항복 전압 문제로 인하여 항복 전압 특성이 좋은 LDMOS 소자를 이용한 전력 증폭기 구조를 제안하였다. 이중 파워 모드를 가지는 구조이며, 높은 파워 모드는 3단의 증폭기로 구성이 되었으며, 낮은 파워 모드는 1단 증폭기 구성을 가지고 있다. 이 때, 높은 파워 모드에서 전력 증폭기의 높은 선형성을 얻기 위하여 출력 매칭단에 연결된 낮은 파워 모드 연결선상에서 2차 하모닉 성분을 제거하였으며, 모드 스위칭을 위한 스위치의 구조에서 게이트단과 드레인단 사이에 추가적인 캐패시터를 사용함으로써 스위치 자체가 견딜 수 있는 전압의 크기를 향상시켰다. 또한, 이런 스위치의 특성 향상은 낮은 파워 모드에서 전력 증폭기의 전반적인 성능을 향상시켰다. 16-QAM LTE 신호(채널 대역폭 10MHz)를 이용하여 측정한 결과, 선형성 기준 (EVM 4% 이하)을 만족하는 최대 선형 출력 파워는 높은 출력 파워 / 낮은 출력 파워에서 각각 27.7 dBm / 15.5 dBm 이며, 이 때의 효율은 31.4% / 22.5%에 해당한다.
두 번째로, 전력 증폭기가 낮은 출력 파워에서 사용이 되는 경우, 전력 증폭기는 높은 출력 파워에서의 효율보다 상대적으로 낮은 효율 특성을 가지고 있으며, 이것은 핸드폰 배터리의 전체 사용시간에 아주 큰 영향을 미치고 있다. 이를 극복하기 위해 낮은 출력 파워에서의 전력 증폭기 효율을 높이기 위한 준도허티 선형 전력 증폭기 구조를 제안하였다. CMOS 칩에서의 집적화를 위하여 트랜스포머 기반의 구조이며, 캐리어 증폭기를 위한 트랜스포머 안의 공간에 피킹 증폭기를 위한 트랜스포머를 폴디드 방식으로 넣어주었다. 이런 구조를 통하여 트랜스포머 자체의 삽입 손실을 줄이고, 넓은 주파수 특성을 가질 수가 있었으며, 칩의 면적을 줄이는 효과를 얻을 수가 있었다. 또한, 적응형 전력 전달 회로를 도허티 증폭기 입력단에 추가함으로써, 낮은 파워의 입력이 들어오는 경우에는 대부분의 파워가 캐리어 증폭기로 전달이 되며, 입력 신호가 높은 경우에는 캐리어 증폭기와 피킹 증폭기에 비슷한 크기의 파워 전달이 가능하게 하였다. 이것은 적응형 전달 회로 내부에서 입력 신호의 크기에 따라 캐패시턴스 성분의 크기가 달라지기 때문이며, 이렇게 파워의 크기에 따라 변하는 캐패시턴스 성분이 입력 트랜스포머의 인덕턴스 성분과 만나 공진을 발생하는 주파수가 변하는 현상을 이용하였다. 이 때, 1850 MHz에서 CW 신호를 이용하여 측정한 결과, 전력 증폭기는 각각 30.7 dBm / 27.2 dBm에서 44.4% / 39.8%의 피크 효율을 가졌다. 그리고 16-QAM LTE 신호(채널 대역폭 10MHz)를 이용하여 측정한 결과, 선형성 기준(EVM 5.6% 이하)을 만족하는 최대 선형 출력 파워는 27.2 dBm이며, 이 때의 효율은 37.7%에 해당한다
마지막으로, 준도허티 선형 전력 증폭기로부터 효율 향상을 가져올 수 있는 낮은 출력 파워에는 제한이 있기 때문에, 최대 선형 출력파워 대비 약 10 dBm 가량 낮은 출력 파워에서의 효율을 높이기 위해 이중 파워 모드 준도허티 전력 증폭기를 제안하였다. 높은 파워 모드에서는 트랜스포머 기반의 준도허티 선형 전력 증폭기로 동작을 하며, 낮은 파워 모드에서는 캐리어 전력 증폭기만 동작을 하게 된다. 이 때, 캐리어 전력 증폭기는 재구성이 가능한 파워 셀 구조에서부터 줄어든 셀 사이즈를 사용을 한다는 특징이 있다. 또한, 높은 파워 모드에서 중간 매칭단이 낮은 파워 모드에서는 입력 매칭단으로 사용이 되며, 이것은 직렬 연결된 2차 트랜스포머의 중간에 병렬 스위치를 접지단에 연결함으로써 가능하게 하였다. 1850 MHZ에서 16-QAM LTE 신호(채널 대역폭 10MHz)를 이용하여 측정한 결과, 선형성 기준 (EVM 5.6% 이하)을 만족하는 최대 선형 출력 파워는 높은 출력 파워 / 낮은 출력 파워에서 각각 27.35 dBm / 16.7 dBm 이며, 이 때의 효율은 41% / 26%에 해당한다. 그리고 CW 신호를 이용하여 측정한 결과, 높은 파워 모드에서는 30.9 dBm / 26.8 dBm에서 각각 50.1%, 41.56%의 피크 효율을 가졌으며, 낮은 파워 모드에서는 19.9 dBm에서 39.2%의 피크 효율을 가졌다.
본 논문에서 소개된 기술을 바탕으로 하여 (SOI) CMOS 전력 증폭기를 포함하는 싱글 칩 트랜시버의 개발을 더욱 앞당길 수 있을 것으로 기대 된다.
