The increased popularity of high resolution display and high color depth in the intra-panel interface has led to the increase of data rates for pixel data communication. Furthermore, the bezel width becomes narrower to reduce the number of signal lines and source driver ICs at the cost of the high data rates. The development of high data transmission performance has been fraught with difficulty for robustness in the intra-panel interface.
A clock and data recovery circuit (CDR) is the most critical block under noise conditions in the source driver IC. A CDR based on a delay-locked loop (DLL) is widely used in the intra-panel interface because of its simplicity and area efficiency. However, DLL-based CDRs suffer from a limitation of data transmission performance: large data overhead for the reliable clock extraction. While a small number of the data overhead are preferred for high throughput, a large number of the data overhead with the DLL-based CDRs are required for robustness to variations of the clock extraction, reducing the effective data rates. Furthermore, as data rates increase to meed the trends, timing margin for the clock extraction is reduced, causing poor BER performance. To address the trade-off, a CDR based on a phase-locked loop (PLL) gains popularity since it can extract clock information from data stream without an unstable clock extraction unit. However, PLL-based CDRs cannot be easily utilized in practical systems due to power noise sensitivity of an oscillator and a large area consumption of an analog loop filter.
In this dissertation, several schemes are presented to apply a PLL-based CDR to the intra-panel interface and achieve good jitter performance under various noise conditions. First, a PLL-based CDR with the time-dithered delta-sigma modulator (TDDSM) is proposed to exploit hybrid dithering of output data bit and update clock of the DSM. The sampling period dithering enhances digitally-controlled oscillator (DCO) resolution by using a simple dual modulus divider. Furthermore, the resolution improvement obviates the large number of input bits for the DSM, resulting in the removal of the low-pass filter and reducing jitter generation. The proposed TDDSM is incorporated in the digital loop filter with the low power and area penalties.
Then, a PLL-based CDR with supply-insensitive DCO is proposed, which should achieve reliable performance. The differential capacitive coupling and RC time constant techniques are presented to enlarge the effective capacitance and widen the frequency tuning range under large supply fluctuation. By utilizing the coupling network, the CDR architecture has the flexibility to control DCO free-running frequency. A bias generator which controls effective capacitance and RC time constant is also proposed with low and area penalties.
Lastly, PLL-based CDRs with pattern-filter merged phase detectors are proposed. The schemes are applied to two types of phase detectors - bang-bang phase detector (BBPD) and phase frequency detector (PFD) to lower output clock jitter. A simple modification of exclusive-or (XOR) gates in the BBPD and a feed-forward manner for the PFD prevent the worst-case data patterns for inter-symbol interference from updating phase information. Moreover, transceivers with simple encoding and decoding schemes are also presented for low level of electro-magnetic interference radiation. Pseudo-random binary sequence generator (PRBS) scrambling and descrambling techniques operating at low frequency are presented with low power consumption. To limit the maximum run-length of the encoded data, the inversion of 2-UI previous bit is introduced as an embedded clock with only 1-bit data overhead.
With all of the techniques, flexible and reliable CDRs are achieved with low area and power penalties for intra-panel system.
공정 기술의 발전과 함께 데이터 송수신기를 효율적으로 구현하는 기술이 많이 연구되고 있다. 인트라 패널 인터페이스는 해상도 향상, 색 깊이 증가, 그리고 베젤 사이즈 감소의 추세로 전송되는 데이터의 속도를 점점 높이고 있을 뿐 아니라, 높은 에너지 효율을 위한 저전력 및 노이즈에 강인하게 동작할 수 있는 수신단이 필요하다. 본 연구에서는 디스플레이 환경에서 고속의 데이터를 전송하는데 문제가 되는 요인들에 대해 분석하고, 동향에 맞는 고속 데이터를 처리할 뿐 아니라 노이즈에 강인한 데이터 클락 복원 회로를 제안하였다.
기존 인트라 패널 인터페이스 환경의 클락 및 데이터 복원 회로들은 주기적인 클락이 데이터에 삽입된 구조를 취하고 있다. 적은 면적과 시스템의 안정성을 위해 지연 기반 루프의 클락 및 데이터 복원 회로를 사용하지만, 빠른 데이터 전송 속도를 위해 클락을 추출하는 회로의 샘플링 마진이 줄어들게 될 뿐 아니라, 삽입된 클락 만으로 시스템의 타이밍 정보를 업데이트 하기 때문에 지터에 반응할 수 없는 단점이 있다.
제안하는 디지털 클락 데이터 복원 회로는 디지털 위상 기반 발진기 기반을 사용하여 적은 면적을 달성하고자 한다. 추가로 디지털 기반의 고 해상도 발진기를 위해 디지털 델타 시그마 변조기의 업데이트 시간을 변화시켜 적은 비트수로 디지털 발진기의 해상도 향상을 가져오는 시간 변화 이용 델타 시그마 변조기를 구현하였다. 합성을 통한 디지털 회로를 추가하여 적은 면적과 전력 소모와 함께 발진기에서의 지터 발생을 적게 할 수 있으며, 저녁 통과 필터로 인한 입력이 발진기에 반영되는 시간을 적게 가져갈 수 있다.
추가로 시그널 인테그러티 측면에서 인트라 패널 인터페이스를 분석하고자 한다. 인트라 패널 인터페이스에서 클락 데이터 복원 회로의 파워 전압이 인접한 디지털 로직 및 높은 전압의 드라이버에 의해 흔들리게 된다. 전압 변화에 가장 민감한 발진기를 강인하게 만드는 일반적인 방법은 전압 제어기를 설계하는 방법이 있다. 하지만, 전압 소모 발생, 큰 면적, 그리고 넓은 범위에서 동작하기 위한 큰 전력 소모가 필요하다는 단점이 있다. 전압 제어기 대신에, 전압 변화에 비례 바이어스 발생기를 제안하여, 클락 데이터 복원 회로의 공급 전압 둔감도를 높이고자 한다. 이를 위해 커패시터 커플링 효과를 통해 적은 면적으로 큰 튜닝 범위를 가지도록 할 뿐 아니라, 저항 커패시터의 시상수를 이용하여 추가로 튜닝 범위를 더 높이도록 한다. 그리고, 높은 주파수에서 동작하기 위해, 커플링 인버터를 삽입하여, 적은 면적과 파워 소모를 달성한다.
또한 데이터 속도가 향상됨에 따라 인접한 데이터로 인한 데이터 의존 지터가 발생하고, 이는 데이터에 삽입된 클락에 영향을 주어 클락 지터를 야기한다. 따라서 복원된 클락이 데이터 의존 지터로부터의 영향을 줄이기 위해 패턴 추출기가 포함된 위상 비교기를 제안하여, 데이터 의존 지터에 둔감할 수 있도록 한다. 또 다른 방법으로 기존 클락 추출 회로를 개선하여, 타이밍 여유를 높이는 회로를 제안하여, 데이터 의존 지터에 강인할 수 있는 시스템을 제안한다. 마지막으로, 데이터와 클락의 주기적인 특성으로 인한 전자기적 간섭 현상을 해결하기 위해 데이터 생성 및 복원 인코더와 디코더를 설계한다. 따라서 제안된 기법 등을 통해 인트라 패널 인터페이스의 기존의 시그널 인테그러티 문제 등을 해결함과 동시에 적용하여 높은 데이터 전송 효율을 달성할 수 있다.
