Over the past decades, time-to-digital converter (TDC) has been used in diverse areas such as time-of-flight (TOF), jitter measurement, time-based ADC, and the counterpart of phase frequency detector and charge pump in analog phase-locked loop (PLL) for the one in digital PLL.
The main factors pertaining to the performance of TDC are conversion rate, resolution, dynamic range, linearity and so forth. Flash chain TDC has the highest conversion rate due to its simplest structure but the resolution is limited by a buffer delay. One approach to obtain a finer resolution than a buffer delay maintaining a high conversion rate is adopting a time am-plifier to enlarge a time residue of delay chain TDC( =flash chain TDC). By doing so, the en-larged residue could be the input to another TDC so that finer resolution than a buffer delay is possible to achieve. Multi-step TDC is implemented using a time amplifier for the purpose of having a fine resolution. Given the high gain from TA, two-step scheme is adequate to fulfill the need of high resolution TDC.
In this paper, we propose integrated time register and arithmetic circuit (T-RAC). T-RAC has three basic functions: time amplifier, time register, and time subtractor. The combi-nation of basic functions is also available and is adopted to proposed work, two-step TDC. In proposed two-step TDC, the time offset intentionally added to time residue input is subtracted from T-RAC and only the time residue itself is amplified so that we could achieve the area reduction as well as the power reduction in the TDC after T-RAC. To the best of author’s knowledge, this is the first time to implement the synchronous two-step TDC using the func-tion of time register in T-RAC.
Proposed two step TDC was implemented by 65nm CMOS process. The highest gain of TDC residue amplifier is 16X and the output has the 8bits.
지난 수십년간, 시간 디지털 변환기는 TOF, 지터 측정, 시간을 기반으로 한 ADC, 그리고 아날로그 위상 고정 루프의 차지펌프와 위상 주파수 검출기의 대응물이 디지털 위상고정루프에서 사용이 되어왔다.
시간 디지털 변환기의 성능과 관계된 중요 요소들로는 변환율, 해상도, 입력범위, 선형성 기타 등등이 있다. 플래시 체인 시간 디지털 변환기는 가장 간단한 구조에 의해 가장 빠른 변환율을 가지지만 해상도가 하나의 버퍼 딜레이에 의해 제한된다. 빠른 변환율을 유지한 채, 하나의 버퍼 딜레이보다 더 좋은 해상도를 얻는 하나의 방법은 바로딜레이 체인 시간 디지털 변환기의 시간 잔여물을 증폭하는 시간증폭기를 채택하는 것이다. 수단계의 시간 디지털 변환기는 고해상도를 목적으로 시간 증폭기를 사용해서 적용된다. 시간 증폭기로부터 큰 게인을 얻게 된다면 고해상도를 위해 최적인 두 단계시간 디지털 변환기가 적절하다.
이 페이퍼에서는 통합된 시간 레지스터와 연산회로를 제안한다. T-RAC은 네 개의 기본적인 기능들이 있다. 시간 증폭기, 시간 저장기, 그리고 시간 뺄셈기이다. 이 기능들의 조합도 가능하고 이번에 제안된 두 단계 시간 디지털 변환기에 사용되었다. 이번에 제안된 두 단계 시간 디지털 변환기에서는, 시간 오프셋이 레지듀 입력에 일부러 더해졌고 T-RAC에서 빼져서 오직 시간 잔여물 자체만 증폭되어서, T-RAC 뒤에 존재하는 시간 디지털 변환기의 면적과 파워를 줄여준다. 저자가 알기로는, T-RAC의 시간 레지스터 기능을 사용해서, 동기화 두 단계 시간 디지털 변환기를 처음으로 구현했다.
제안된 두 단계 시간 디지털 변환기는 65nm CMOS 공정에 의해 구현되었다. 시간 디지털 변환기의 가장 큰 게인은 16이고 출력은 8비트다.
