The timing and power analysis of custom digital circuit have to be performed with transistor-level SPICE like simulator, which is too slow to run on the entire circuit. As a fast simulation method, HDL modeling based timing analysis method is proposed; however it only focuses on simple designs with a few types of complementary logic gates. Moreover, it only conducts the timing analysis, so the power consumption during the circuit operation cannot be provided. Thus, we propose a method to cover various designs of circuits in timing estimation as well as power estimation method. We convert transistor-level digital circuit netlist into logic gate units, so that we can group the various gates from transistor netlist. Each gate is modeled into HDL modules, which we present to model the function of any gates, in consideration of the effect of switched resistance and capacitance on propagation delay of a gate. The HDL simulation provides the signal transition information on time in value change dump (VCD) file format, so we can estimate the power consumption during the simulation with power models we generated for estimate static and dynamic power consumption of a gate. The power libraries are built for estimate the sub-threshold leakage current to model the static power and energy dissipation due to the capacitive coupling and short-circuit current for calculate the average power consumption. Experimental results show that the proposed method can accelerate the simulation time of timing and power estimation, up to X972, X93. The accuracy of timing and power analysis were reported 11% and 13% on average respectively.
본 연구에서는 동작시간이 매우 오래 걸리는 트랜지스터 단위 SPICE 시뮬레이션을 대체할 수 있는 하드웨어 기술 언어 모델링을 통한 커스텀 디지털 회로의 시뮬레이션을 개선하는 방법을 제안한다. 기존의 하드웨어 기술 언어 모델링을 통한 커스텀 디지털 회로의 시뮬레이션은, 제한된 종류로 구성된 회로에만 시뮬레이션이 가능하며, 오직 타이밍 검증만이 가능한 한계점이 있다. 이 한계를 극복하기 위해 트랜지스터 단위 임의의 커스텀 회로가 주어졌을 때 이 회로를 로직 게이트 단위로 재 구성하는 방법을 적용하고, 다양한 게이트의 종류와 게이트의 지연 시간을 조정하는 소자들의 입력을 고려하여 하드웨어 기술 언어 모델을 새롭게 제안하였다. 하드웨어 기술 언어로 모델링을 통해 변경된 회로에 대해 시뮬레이션 수행하여 회로를 구성하는 게이트의 모든 입력/출력 신호가 천이하는 특정 시간을 알 수 있다. 각 특정 시간에서의 게이트의 입력에 따라 정적 및 동적 전력 소모를 계산하여 시뮬레이션 시 소모되든 전력을 예측하였다. 정적 전력 소모를 계산하기 위해, 트랜지스터의 연결과 입력에 따라 문턱 아래 전류를 모델링 방법을 제안하였다. 동적 전력 소모를 계산하기 위해 입력 및 출력 천이의 경우 캐패시티브 커플링 현상에 의해 소모되는 전력과 게이트의 단락 전류를 모델링하고, 천이가 일어난 경우의 전체 에너지 소모를 계산하여 평균 전력 소모를 계산하였다. 위 방법을 적용한 실험 결과, SPICE 시뮬레이션 대비 타이밍 검증의 경우 약 970배 빠르고, 전력 소모 시뮬레이션 동시에 수행하였을 경우 평균 98배 빠른 결과를 달성하였다. 타이밍과 전력 소모의 오차의 경우, 각각 11%, 13%를 보였다.
