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파이프라인 구조의 축차 비교형 노이즈셰이핑 아날로그-디지털 변환기 = Pipelined noise-shaping successive approximation register (SAR) analog-to-digital converter (ADC)
서명 / 저자 파이프라인 구조의 축차 비교형 노이즈셰이핑 아날로그-디지털 변환기 = Pipelined noise-shaping successive approximation register (SAR) analog-to-digital converter (ADC) / 김태윤.
발행사항 [대전 : 한국과학기술원, 2019].
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This paper introduces Pipelined Noise-shaping Successive Approximation Register(SAR) ADC for high resolution applications. It is based on a pipelined SAR architecture, which consists of a coarse 5-bit SAR ADC and a fine 5-bit SAR ADC with 1b overlapping between the stages, an error <32LSBs from the coarse quantizer can be covered. To design high resolution ADCs, Delta-sigma modulator(DSM) is conventional structure. But, increasing active integrator have disadvantage about power consumption. Due to the trend toward low power chips, SAR ADC are attractive because they consume less power than FLASH ADCs with many comparators. In addition, the SAR ADC samples the input and process the digital output as a capacitor DAC, resulting in a quantization error naturally occurring on the top node after conversion. Because the summing node used for summing the input and the output disappears, the SAR ADC is more attractive for noise shaping. However, the existing structures have a relatively low bandwidth as compared with the DSM structure. In the case of the high-speed structure, since the SNDR of the noise-shaping SAR ADC is not competitive, the bandwidth and the SNDR should be designed to be competitive and low power as compared with the CT DSM structure. In addition, we propose a structure that can reduce the linearity burden of the residue amplifier connecting coarse ADC and fine ADC in the form of 1-1 MASH structure.

이 논문은 고해상도 어플리케이션들을 위한 파이프라인 구조의 노이즈-셰이핑 SAR ADC에 관한 논문 이다. 이 ADC는 파이프라인의 SAR 구조를 기초로 하고 있고 5bit의 coarse 단과, 5bit의 fine 단으로 구성되어 있고 양 단에 1 bit이 겹치도록 하여 coarse 단의 양자화기의 에러가 32LSB 보다 작으면 문제가 없도록 하였다. 고해상도의 ADC를 설계하기 위해 DSM은 일반적으로 사용 되는 구조이다. 하지만 적분기의 증가는 전력 소모를 증가시키는 단점이 있다. 저 전력의 chip에 대한 동향으로 인해 많은 비교기를 가지고 있는 FLASH ADC에 비해 낮은 전력을 소모하는 SAR ADC는 매력적인 구조로 이용 된다. 게다가, SAR ADC는 인풋을 샘플하며 디지털 아웃풋이 피드백 될 때, 커패시터 DAC으로 처리하기 때문에 자연스럽게 변환 뒤에 양자화 잡음이 커패시터의 윗 노드에 생성된다. 인풋과 아웃풋을 총합하는 노드가 사라지기 때문에, SAR ADC는 노이즈-셰이핑을 하기에 더욱 더 매력적인 구조 이다. 그러나, 현재 존재하는 구조들은 DSM 구조와 비교 했을 때 상대적으로 낮은 대역폭을 가지고 있거나 높은 속도를 가지고 있는 구조의 경우에는 노이즈-셰이핑 SAR ADC의 SNDR이 경쟁력이 있지 않아서 CT DSM과 비교 했을 때 저전력을 소모하면서 대역폭과 SNDR이 모두 경쟁력 있도록 해야 한다. 게다가 1-1 MASH 구조로 coarse ADC와 fine ADC를 연결하는 레지듀 앰프의 선형성 부담 또한 줄이는 구조를 제안하려고 한다.

서지기타정보

서지기타정보
청구기호 {MEE 19024
형태사항 iv, 42 p. : 삽도 ; 30 cm
언어 한국어
일반주기 저자명의 영문표기 : Tae Yun Kim
지도교수의 한글표기 : 류승탁
지도교수의 영문표기 : Seung-Tak Ryu
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학부,
서지주기 참고문헌 수록
주제 양자화 잡음
파이프라인
노이즈-셰이핑 SAR
MASH 구조
저전력
quantization error
pipeline
noise-shaping SAR
MASH structure
low power
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