As the state-of-the-art transistors go deeply down to the nm-scale dimension, the short-channel effects (SCEs) have become more troublesome than any other period of time. In order to prevent the SCEs as effectively as possible, the multiple-gate and thin channel structures such as the gate-all-around (GAA) nanowire transistors have emerged. Although the state-of-the-art metal oxide field effect transistors (MOSFETs) have obtained more room to be scaled further down to sub-10 nm regime thanks to the better channel controllability achieved by the aforementioned transistor structures, the source/drain (S/D) extension regions were not properly considered in terms of off-state power consumption and on-state drive current. However, the S/D extension regions should also be deserved in the same measure with the channel length because the packing density of an integrated circuit (IC) is decided by the total gate pitch, which is defined as the distance between a transistor and another transistor.Firstly, the vertically stacked nanowire-based inversion-mode (IM) and junctionless-mode (JM) FETs are experimentally studied via their gate-induced drain leakage (GIDL) current. With the aid of technology computer aided design (TCAD)-based numerical simulation results, the source of their difference in GIDL cur-rent is analyzed. Moreover, the effect of the drain extension length on the GAA IM-FET and JM-FET are sys-tematically studied.Furthermore, the device performance of novel types of FETs including the recently proposed charge-plasma FET and the steep-slope tunnel FET (TFET) are analyzed with respect to the S/D extension regions. This research topic is especially important because the two FETs have their unique structures in S/D extension regions, while their S/D extensions have not been appropriately considered in the previous studies.Finally, the extremely scaled-down IM-FET within a double-gate structure is investigated in detail while considering both the band-to-band tunneling and Schottky tunneling effects, in terms of various different device parameters including the S/D extension length, gate length, gate dielectric thickness, S/D doping profile etc.Conclusively, in this dissertation, the effects of aggressively scaled-down S/D extension regions on var-ious types of MOSFETs have been intensively investigated for the first time. Although there have been rigorous efforts on how to reduce the S/D contact resistances from many other groups, this work takes the first step to the research on the general fabrication guideline considering the scaling-down of S/D extension regions. It is expected that this study will shed light on the further scaling-down transistor technology.
본 학위 논문은 소스/드레인 (S/D) 영역을 고려하여 다양한 종류의 MOSFET에서 전기적 소자 특성을 분석한다.현재까지 대부분의 소자 공학자/과학자들은 집적회로의 지속적인 고집적/고성능화가 진행됨에 따라 단 채널 효과를 억제하는 것에 가장 주목을 해왔다. 단 채널 효과는 트랜지스터 게이트 길이 (Lg) 가 원자단위 크기로 작아지면서 발생하게 되었으며, 이 효과는 게이트 산화막의 두께를 낮추어 게이트 산화막 커패시턴스를 최대화함으로써 억제할 수 있다. 하지만 얇은 두께의 게이트 산화막은 큰 전류의 게이트 터널링을 야기하게 되고, 이는 원하지 않는 전력 소모를 유발하게 된다. 이러한 배경으로 인해 게이트 길이와 게이트 산화막 두께는 MOSFET 구조에서 가장 중요한 소자 변수로 자리잡고 있다.여기서 주목할 점은 집적회로의 고집적화는 Lg로만 정해지는 것이 아니라는 점이다. 다르게 말하면, 한 칩 내에서 트랜지스터의 집적화는 전체 게이트 피치에 의해서 결정되고, 이는 S/D 영역을 포함한다. 하지만 크기가 매우 작아진 S/D 영역이 고려된 소자 특성에 관한 연구는 현재까지 거의 전무하였고, 이 것이 이 학위 논문을 시작하게 된 배경이다.첫째로, gate-all-around (GAA) 구조의 inversion-mode (IM) 과 junctionless-mode (JM) FET에서 gate-induced drain leakage (GIDL) 현상을 분석한다. GAA IM-FET이 더 큰 GIDL 전류가 흐르는 것이 확인되었으며, 그 이유는 S/D 영역의 상대적으로 높은 도핑 농도에 의한 얇아진 공핍 영역임을 확인하였다. 또한, 5 nm 이하로 매우 작아진 드레인 쪽 영역의 길이는 S/D 도핑 농도에 무관하게 큰 GIDL 전류를 야기함을 확인하였다.둘째로, 최근 소개된 charge-plasma (C-P) MOSFET의 특이한 S/D 영역을 연구하였다. C-P MOSFET에서는 매우 낮거나 매우 높은 금속이 S/D 이온 주입 과정을 대체하게 된다. 이를 고려하여 C-P MOSFET에서 총괄적인 제작 가이드라인을 제시했고, 가장 중요하게는, C-P MOSFET에서 Schottky tunneling을 고려했을 때, 타 그룹에서 예측하지 못한 좋지 않은 소자 특성을 보임이 검증되었다. 추가적으로, 이 문제점의 개선방안에 대해서도 제시한다.셋째로, 미래의 트랜지스터로 유망하게 점쳐지는 steep-slope 소자 tunnel FET (TFET) 또한 S/D영역을 고려하여 분석하였다. 6 nm 정도로 매우 짧아진 S/D 길이에서 TFET은 대칭적인 S/D 금속을 사용하게 될 경우, 매우 큰 off 상태 전류를 보이고 급격한 slope 특성을 야기하지 못하였다. 비대칭적인 S/D 금속을 이용하고 높은 농도의 소스 농도를 사용하였을 때, TFET은 매우 개선된 소자 특성을 보여주었다.마지막으로, 본 논문에서 초기 접근법은 S/D 영역 크기에 따른 MOSFET에서의 분석이 band-to-band tunneling에 의한 GIDL 전류만 반영한 반면에, 마지막 챕터에서는 Schottky tunneling 효과까지 포함하여 보다 정확한 정량적인 결과를 보였다. Schottky tunneling을 고려했음뿐만 아니라, 다양한 소자/공정 변수의 변화에 따른 체계적인 GIDL 전류 특성을 분석함에 목적을 두었다.정리하면, 본 논문에서는 다양한 MOSFET에서 numerical simulation을 통해서 S/D 영역의 길이 scaling에 따른 체계적이고 정량적인 GIDL 특성을 분석하였다. 본 연구에서 진행된 분석 방법 및 정리된 제작 가이드라인이 현대 반도체 산업계에 큰 도움이 될 것으로 기대한다.
