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Low-power low-noise CMOS image sensor using noise-shaping SAR ADC with delta-readout algorithm = 델타-리드아웃 및 노이즈 쉐이핑 기법의 축차 비교형 데이터 변환기를 이용한 저전력 저잡읍 CMOS 이미지 센서
서명 / 저자 Low-power low-noise CMOS image sensor using noise-shaping SAR ADC with delta-readout algorithm = 델타-리드아웃 및 노이즈 쉐이핑 기법의 축차 비교형 데이터 변환기를 이용한 저전력 저잡읍 CMOS 이미지 센서 / Sun-Il Hwang.
저자명 Hwang, Sun-Il ; 황선일
발행사항 [대전 : 한국과학기술원, 2019].
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8033267

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DEE 19029

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초록정보

This paper presents a CMOS image sensor (CIS) utilizing a noise-shaping successive-approximation register analog-to-digital converter (NS SAR ADC) incorporating the delta-readout scheme. While the NS SAR ADC with a proposed Two-tap passive FIR filter improves effective resolution, the delta-readout scheme reduces its power consumption. A prototype 1920 × 1440 pixel CIS was fabricated in a 90 nm CIS process. A single-channel readout SAR ADC occupying an area of 22.4 μm × 715 μm was implemented for reading out 16 columns of pixel array, consuming 437 μW. Owing to the proposed noise-shaping SAR ADC with oversampling ratio (OSR) of 16, this work achieves a noise-reduction of 14 dB compared with the noise of a conventional SAR ADC. The delta-readout reduces the power consumption of the SAR ADC by 10 % due to the high hit-rate of the Full HD image format. The measured differential nonlinearity (DNL) of the ADC is +0.77/-0.54 LSB and the integral nonlinearity (INL) is +0.81/-0.5 LSB. The prototype CIS consumes a total power of 64 mW, and achieves a dynamic range (DR) of 66.5 dB and a figure-of-merit (FoM) of 127 μV·nJ at a data rate of 138 Mpixels/s. In order to improve the noise-shaping characteristic, a digital integrator was used instead of an opamp-based analog integrator as a loop filter. This greatly reduces the power consumption of the A/D converter and lowers the linearity requirement of the loop filter. Here, a Two-tap FIR filter and a four-input comparator were used to achieve additional noise-shaping effects. Schematic simulations of the proposed NS SAR ADC operating at 10-bit 4.3 M/s at 16 OSR yielded SFDR and SNDR of 82.1 dB and 77 dB, respectively.

본 논문에서는 델타 판독 방식을 채택한 노이즈-쉐이핑 축차 비교형 데이터 변환기를 사용하는 CMOS 이미지 센서를 제시한다. 제안된 2-탭 패시브 FIR 필터를 갖춘 노이즈-쉐이핑 축차 비교형 데이터 변환기는 유효 분해능을 개선하며, 동시에 델타 판독 방식을 적용하여 전력 효율을 높였다. 1920 × 1440 픽셀의 CIS 프로토타입이 90 nm CIS 프로세스에서 제작되었다. 22.4 μm × 715 μm의 면적을 차지하는 단일 채널 판독 노이즈-쉐이핑 축차 비교형 데이터 변환기는 437 μW의 전력을 소비하는 16 개의 픽셀 배열을 판독하기 위해 구현되었다. 이 논문은 16의 오버샘플링 비 를 갖는 제안된 노이즈-쉐이핑 축차 비교형 데이터 변환기 덕분에, 종래의 노이즈-쉐이핑 축차 비교형 데이터 변환기의 잡음에 비해 14dB의 잡음 감소를 달성한다. 델타 판독은 풀 HD 이미지 형식의 높은 히트 율로 인해 잡음 정형 축차 비교형 데이터 변환기의 전력 소비를 10 % 줄인다. 측정 된 DNL은 +0.77/-0.54 LSB이고 INL은 +0.81/-0.5 LSB이다. CIS 프로토타입은 64 mW의 총 전력을 소비하며 138 Mpixels/s의 데이터 속도에서 66.5dB의 동적 범위와 127μV·nJ의 성능 지수를 달성하였다. 노이즈-쉐이핑 특성을 개선하기 위해 opamp 기반의 아날로그 적분기 대신 디지털 필터가 루프 필터로 사용되었다. 이는 노이즈-쉐이핑 축차 비교형 데이터 변환기의 전력 소비를 크게 줄이고 루프 필터의 선형성 요구 사항을 낮춘다. 여기서 2-탭 FIR 필터와 4-입력 비교기를 사용하여 추가 노이즈-쉐이핑 효과를 얻었다. 제안된 노이즈-쉐이핑 축차 비교형 데이터 변환기의 16 비트 오버샘플링 비율 에서 10 비트 4.3 M/s로 동작하도록하여 시뮬레이션한 결과, SFDR 및 SNDR이 각각 82.1dB 및 77dB로 나타났다.

서지기타정보

서지기타정보
청구기호 {DEE 19029
형태사항 iv, 46 p. : 삽도 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 황선일
지도교수의 영문표기 : Ryu, Seung-Tak
지도교수의 한글표기 : 류승탁
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학부,
서지주기 References : p. 42-43
주제 CMOS image sensor (CIS)
bio health care device
oversampling
noise-shaping successive approximation register analog-to-digital converter (SAR ADC).
CMOS 이미지 센서
바이오 건강 관리 장치
오버샘플링
노이즈-쉐이핑 축자 비교형 데이터 변환기
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