서지주요정보
Readout circuits that compensate for temperature or temporal drift effects of the phase-change memory = 상 변화 메모리의 온도 또는 시간차 드리프트 효과를 보상하기 위한 판독 회로
서명 / 저자 Readout circuits that compensate for temperature or temporal drift effects of the phase-change memory = 상 변화 메모리의 온도 또는 시간차 드리프트 효과를 보상하기 위한 판독 회로 / Dong-Hwan Jin.
저자명 Jin, Dong-Hwan ; 진동환
발행사항 [대전 : 한국과학기술원, 2019].
Online Access 원문보기 원문인쇄

소장정보

등록번호

8033266

소장위치/청구기호

학술문화관(도서관)2층 패컬티라운지(학위논문)

DEE 19028

SMS전송 소장위치

도서상태

이용가능

대출가능

반납예정일

초록정보

At first, this paper presents a narrow-pitch readout circuit for multi-level phase change memory (PCM) employing an architecture of two-step 5 bit logarithmic ADC. A single-slope-architecture based fine ADC yields a 15 μm-width compact single channel readout circuit for column parallel readout structure. A current-mode 2 bit flash ADC for coarse conversion and the pipelined architecture between the coarse and fine conversion enhance the readout rate up to 13 Mcells/sec. With the enhanced residue accuracy provided by the replica circuit of residue generator, the ADC achieves excellent linearity of 9.96 b (linear ADC equivalent). The integration-based residue generation effectively reduces circuit noise and yields 8.7 ENOB. The prototype chip was fabricated in a 65 nm CMOS process and the measured power consumption from a single channel readout circuit was 105 W at 13 Mcells/sec conversion rate at 1.2 V supply. Next, this paper presents a reference-free readout method for phase change memory (PCM) that compensates for the temperature drift of the cell resistance. The proposed method reconfigures the sense amplifier array into flash ADCs in order to extract the optimum decision threshold for the given temperature from the distribution of the data output therefrom. The resolution of the reconfigured flash ADC, the number of flash ADCs for data averaging, and the required number of samples are determined for a target bit-error rate of 1ppm. The proposed sense amplifier (SA) drives a bit-line (BL) rapidly with switchable current sources. A proof-of-concept prototype chip is fabricated via the 180nm CMOS process. A single-channel readout path occupies 137 x 27 $μm^2$ and consumes 305μW under a 3.3V supply, with readout latency less than 100ns.

논문의 처음은 멀티레벨을 갖는 상변화 메모리를 읽기 위해 좁은 너비의 두 단계 로그 type ADC구조를 소개한다. 단일 슬로프 구조기반의 정밀 신호 변환기는 병렬 세로단 판독회로 구조를 위해 15μm 너비의 조밀한 단일 채널 판독회로를 가능하게 한다. Coarse 변환을 위한 전류 방식의 2비트 플래시 신호변환기와 coarse 와 fine 변환간의 파이프라인 구조는 판속 속도를 13Mcells/s 까지 개선시킨다. 잔여신호 생성기인 복제 회로로 인한 개선된 잔여신호 정확도를 통해 해당 신호변환기는 9.96비트의 훌륭한 선형 성을 얻었다. 적분 기반의 잔여신호 생성기는 효과적으로 회로 노이즈를 줄이고 8.7 ENOB을 얻었다. 프로토 타입 칩은 65nm CMOS 공정으로 제작 되었으며 단일 채널 판독회로에서 측정된 전력 소비는 1.2V 전원과 13Mcell/s 변환속도에서 105μW 였다. 다음으로 본 논문은 상 변화 메모리 저항의 온도 드리프트를 보상하는 판독방법을 제안한다. 제안 된 방법은 감지 증폭기 배열을 플래시 ADC로 재구성하여 그로부터 얻어진 데이터 출력 분포로부터 주어진 온도에 대한 최적의 결정 임계치를 얻는다. 플래시 신호 변환기로 재구성된 회로의 해상도와 데이터 평균을 취하기 위한 플래시 신호 변환기의 수, 필요한 샘플 수는 목표하는 비트 에러 율인 1ppm 을 기준으로 결정 된다. 제안된 감지 증폭기는 스위칭 가능한 전류 소스로 비트라인을 빠르게 드라이브한다. 컨셉 확인을 위한 프로토타입 칩은 180nm CMOS 공정을 통해 제조되었다. 단일 채널 판독회로는 137 x 27 μm2 면적을 차지 하며 3.3V 전원에서 305μW를 소모하며 판독 속도는 100ns 미만이다.

서지기타정보

서지기타정보
청구기호 {DEE 19028
형태사항 iv, 50 p. : 삽도 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 진동환
지도교수의 영문표기 : Seung-Tak Ryu
지도교수의 한글표기 : 류승탁
수록잡지명 : "A 15 μm-Pitch, 8.7-ENOB, 13-Mcells/sec Logarithmic Readout Circuit for Multi-Level Cell Phase Change Memory". Journal of Solid-State Circuits, v.50.no.10, pp.2431-2440(2015)
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학부,
서지주기 References : p. 44-46
주제 Logarithmic ADC
multi-level cell memory
resistance readout circuit
twostep ADC
phase-change memory (PCM)
3D-cross point structure
ovonic threshold switch (OTS)
temperature drift
temperature-dependency-compensating readout scheme
sense amplifier (SA)
로그방식의 아날로그-디지털 변환기
다단계 메모리 셀
저항 판독 회로
두 단계 아날로그-디지털 변환기
상 변환 메모리
3차원 교차 구조
오보닉 임계 스위치
온도 드리프트
온도 의존성 보상 판독 회로
감지 증폭기
QR CODE qr code