The semiconductor and semiconductor device industries have evolved due to the continued miniaturization of the process patterning. However, as the process difficulty increases, it causes many problems in the development of the next generation memory. Especially, in order to improve the degradation of the characteristics due to the miniaturization of the DRAM and the NAND flash memory, many research groups and industries have been continuously studying. In this study, the Deuterium ($D_2$) annealing process is applied to the poly-crystalline silicon (poly-Si) channel device for NAND flash memory and the single-crystalline silicon (SC-Si) channel of DRAM provided in SK HYNIX. And the behavior of traps at the silicon channel to oxide interface and in the insulating oxide were quantified using DC I-V and low frequency noise method. As a result, subthreshold swing and mobility improvement were confirmed in both the poly-Si and the SC-Si channel with $D_2$ annealing. This suggests the possibility of replacing the Forming gas annealing (FGA), which is widely applied in the post-metal annealing process in the semiconductor industry, to the $D_2$ annealing process.
지속적인 공정 패턴의 미세화는 반도체 및 반도체 장치산업의 발전을 끌어왔으나 반면 공정 난이도의 증가로 인하여 차세대 메모리 개발에 많은 난제를 양산하고 있다. 특히, DRAM과 NAND FLASH 소자의 공정 미세화 및 다층 구조로 인한 디바이스 특성의 열화를 개선하고자 많은 연구기관과 산업체에서 지속적인 연구를 진행 해왔다. 하여, 본 연구에서는 NAND FLASH MEMORY를 대변 할 다결정 (Poly-crystalline silicon) 소자와 SK HYNIX에서 제공받은 DRAM의 단결정 (Single-crystalline silicon) 소자에 대하여 중수소 (Deuterium, $D_2$) 열공정을 적용하여 각각의 channel 의 특성 변화와 개선 정도를 정량화 하고 Silicon channel과 절연막 사이 계면의 Trap 및 절연막 내 Trap의 거동을 분석하였다. 먼저 DC I-V characteristic 을 이용 하여 각각의 소자에 대하여 확인 결과, 다결정, 다결정 채널 소자 모두 스윙 (SS) 과 모빌리티 (µ) 가 모두 개선 되었으며, 특히, FGA 진행 소자 대비 $D_2$ 열공정 적용 시 약 2배 ~ 4배 이상의 개선 수준을 보여 주었다.
Trap 분석을 위해 interface trap ($D_{it}$) 은 Charge pumping (CP) 을 이용하여 각 FGA 와 $D_2$ 열공정에 대하여 단결정 소자를 분석 한 결과 두 공정 모두 $D_{it}$ 가 개선 되었으나, SS 및 µ 결과와 마찬가지로 D2 열공정 적용 시 $I_{CP}$ 가 약 ~12배 이상 개선 되었다. 다결정에 대하여는 Floating body 소자이기에 CP 방법을 적용 할 수 없어서, Low frequency (LF) noise를 이용하여 Gate oxide trap 을 정량 분석하였으며, 그 결과 Oxide trap ($N_{ot}$) 이 우수하게 감소 하는 현상을 확인 하였으며, Power spectral density (PSD)의 산포 및 수준이 개선 됨을 확인 할 수 있었다. 또한, Oxide depth profile 추출하여 확인 결과 $Si-SiO_2$ 계면 뿐만 아니라 ~2nm 내 $N_{ot}$ 가 개선됨을 확인 할 수 있었다.
이번 연구 결과를 통해 다결정 및 단결정 소자 모두에 대하여 D2 열공정의 우수한 성과를 확인 할 수 있었으며, 10 nm 이하 Gate oxide 두께에서도 충분히 효과적임을 확인 할 수 있었다. 이 결과를 토대로 향후 VNAND 와 DRAM 생산 공정에 대하여 Post metal annealing 으로 적용 할 수 있는 가능성을 보여준다.
