In 2.5D and 3D IC systems, the low hierarchical power distribution network (PDN) impedance is desired to achieve low noise coupling to the PDN. To analyze 2.5D and 3D IC system PDN impedance accurate models of through-silicon via (TSV) and embedded capacitors are required. In this thesis, an explicit semiconductor physics based through-silicon via (TSV) capacitance-voltage (CV) model is proposed for the first time. The effect of TSV CV hysteresis and temperature is included in the TSV CV model. Moreover, equivalent circuit models of the embedded capacitors are proposed. The proposed models are verified with measurement results. The proposed model is applied to HBM system PDN impedance analysis, and the effect of bias voltage, number of chip layers and temperature on the PDN impedance is discussed.
2.5D 와 3D IC 시스템에서 낮은 노이즈 커플링을 위해 낮은 계층형 전력 분배망 임피던스가 요구된다. 2.5D 와 3D IC 시스템의 전력 분배망 임피던스 분석을 위해서는 정확한 실리콘 관통전극 모델과 내장형 축전기 모델이 필요하다. 본 논문에서 명시적 반도체물리 기반의 실리콘 관통 전극의 캐패시턴스-전압 모델을 처음으로 제안하였다. 실리콘 관통전극의 캐패시턴스-전압 이력 현상과 온도에의한 영향도 모델에 포함되었다. 그리고 내장형 축전지의 등가회로 모델을 제안하였으며, 제안한 모든 모델들을 측정을 통하여 검증하였다. 제안한 모델을 고대역폭 메모리 전력 분배망 분석에 적용하여 전력 분배망 임피던스의 바이어스 전압, 메모리 칩 층수, 온도에 의한 효과에대하여 서술하였다.
