In this thesis, advanced characterization tools, i.e., low-frequency noise (LFN) and AC-transconductance (AC-gm) technique were applied to FETs composed of 2D materials (2DM) to provide optimization points for future practical usage of 2D materials for channel of the FETs. Therefore, the LFN and AC-gm measurement systems were established in this works and they were used for characterizing the 2DM FETs, e.g., $MoS_2$ FETs. However, there were several obstacles to investigate the interface and bulk oxide traps of $MoS_2$ FETs. First of all, absorbed water vapors on top of $MoS_2$ channel without passivation layer were served as traps which induce large hysteresis in transfer curves. The clockwise hysteresis provoked a current drop as measurement time goes. Thus, the accurate measurement of LFN and $AC-g_m$ were not possible without proper passivation method. Specially, the oxide trap density ($N_T$) near the interface significantly increased up to 75 % after 2 days from passivation and high vacuum annealing (HVA). The increased interface trap densities $(N_{it})$ extracted from SS, hysteresis voltage, and $AC-g_m$ have similar values $(an order of 10^{12} cm^{-2})$. Furthermore, the injected water molecule density was theoretically extracted as $10^{14} cm{-2}$. Therefore, the probability that the transmitted molecules act as electrical traps is approximately 1/100. In order to prevent the deterioration of DC characteristics and increase of $N_{it}$, an appro-priate passivation method should be developed and be applied to the $MoS_2$ FETs. The passivation layer that has the lowest water vapor transmission ratio (WVTR) value of under $10^{-5} g/m^2/day$ was formed by multi-dyad (3.5 dyads) sequential stacking of inorganic film $(Al_2O_3)$ and polymer film. With the passivation layer on surface of the $MoS_2$ channel, the highly stable electrical characteristics of $MoS_2$ were demonstrated for 1 month with negli-gible hysteresis. In fact, the hysteresis-free $MoS_2$ FETs composed of bilayer $MoS_2$ (BMFET) shows an accurate LFN characteristic according to the drain current $(I_D)$ with low drain voltage condition (0.5 V). The power spectral density (PSD) of BMFET followed the $g_m^2/I_D^2$ trends according to ID modulated by gate voltage $(V_G)$. From the LFN characteristic, it can be concluded that the series resistance $(R_S)$ and dirty interface between $MoS_2$ and $SiO_2$ were origins for inferior electrical characteristics of the $MoS_2$ FETs. Meanwhile, the FETs composed of thick $MoS_2$ layers (> 7 layers) showed abnormal LFN characteristics according to $I_D$ due to the bulk traps which were not removed even by passivation process and HVA. Due to the abnormality of LFN characteristics, further inter-pretation of $MoS_2$ FETs with LFN could not possible and it is limitation of carrier number fluctuation (CNF) model of LFN. Therefore, $AC-g_m$ characterization tool was introduced and developed for further accurate and reliable characterization of $MoS_2$ FETs. Meanwhile, the hexagonal boron nitride (hBN) has been well known as a material that reduce surface roughness and lattice mismatch with 2D materials (e.g., graphene and MoS2) when it is used as an interlayer between 2D materials and SiO2 (gate insulator). In this work, the buffer layer of hBN promoted carrier mobility of MoS2 FETs attributed formerly listed reasons (reduced surface roughness and mis-match). However, it has a critical drawback as a gate insulator or interlayer of MoS2 FETs. The carrier (electron) trap/de-trap behaviors are highly generated at a Van der Waals gaps (VDWGs) that exists between single hBN layers with low frequency (~ order of 10 Hz). Therefore, it induced a virtual capacitor between gate electrode and the $MoS_2$ channel. $AC-g_m$ signal obtained from drain node shows specific signal delay due to the capacitor com-pared to input of gate voltage at gate node. Therefore, hBN layer should be re-considered as a gate insulator when $MoS_2$ FETs are pursued as electronics operated at low frequency or low-noise application.
트랜지스터 (transistor)가 개발 된 이래 지난 수 십 년간 전자소자는 비약적인 발전을 하였고 반도체 기술을 기반으로 4차 산업 혁명 시대를 열고 있다. 트랜지스터의 성능 향상과 소형화를 바탕으로 반도체 산업은 지속적으로 성장 하였으며, 그 성장을 바탕으로 사회의 전반적인 발전도 함께 이루어 졌다. 하지만, 최근 단채널 효과에 의해 트랜지스터의 꺼짐 상태에서의 누설 전류가 큰 이슈가 되고 있으며, 이를 극복하기 위해 실리콘 채널 기반 트랜지스터에서는 3차원 구조 기반의 연구가 활발히 진행되고 있다. 동시에, 실리콘 채널을 다른 물질로 교체하기 위한 연구 또한 활발히 진행되고 있다. 그 중, 단채널 효과를 효율적으로 막을 수 있는 매우 얇은 두께의 채널 물질을 사용하기 위한 연구가 최근 매우 활발히 진행 되고 있다. 그 중 그래핀, 이황화 몰리브덴과의 물질의 경우 물질 성장부터 트랜지스터 제조 및 특성 분석까지 연구가 성숙도 있게 진행되고 있다. 이 논문에서는 이황화 몰리브덴으로 이루어진 전계 효과 트랜지스터를 박막 개수를 달리하여 제조하여 전기적 특성 및 계면 특성 분석을 진행하고자 한다.
이황화 몰리브덴 트랜지스터의 정확한 전기적 특성 분석을 위해서는 대기 중에서 안정적인 전기적 특성이 먼저 확보되어야 한다. 우리가 사용하는 트랜지스터는 대기 중에 노출된 환경에서 동작하기 때문이다. 하지만, 이황화 몰리브덴과 같이 매우 얇은 2D 기반 물질은 부피 대비 표면의 비율이 크기 때문에 대기 중 수분이나 산소에 반응하여 안정적이지 못한 전기적 특성을 가진다는 사실은 널리 알려져 있다. 따라서, 정확한 소자 특성 분석 전에 대기 중에서 안적적인 [특]성을 보이는 이황화 몰리브덴 트랜지스터 확보해야 하며 동시에 외부 환경에 의한 효과를 정확하게 이해 해야 한다.
따라서, 이황화 몰리브덴 표면에 흡착되는 수분에 의해 전기적 특성이 어떻게 변화하는지 연구를 선행하였다. 이황화 몰리브덴 트랜지스터를 수분으로부터 적절하게 보호하기 위하여 30 nm의 산화 알루미늄 ($Al_2O_3$) 박막을 트랜지스터 위에 증착하였고 수분을 효과적으로 제거해줄 수 있는 고진공 어닐링 (high vacuum annealing) 전/후의 전기적 특성을 확인 하였다. 트랜지스터를 구성하는 이황화 몰리브덴 박막의 두께가 얇을수록 어닐링 후에 향상되는 전기적 특성 (부임계 스윙, 전자 이동도, 히스테레시스 (hysteresis))이 더 큰 것으로 확인 되었다. 이는 이황화 몰리브덴 박막의 두께가 얇을 때 표면에 흡착되어 있는 수분이 어닐링을 통해 효과적으로 제거 되기 때문이다. 반대로 두께가 두꺼울 경우, 어닐링을 통해 제거되는 이황화 몰리브덴 내의 수분이 20 % 정도 밖에 되지 않는 사실을 이차이온질량 분석 기술 (secondary ion mass spectrometry)을 통해 확인하였다. 따라서, 두꺼운 박막으로 구성된 트랜지스터의 경우 어닐링을 통해 증가하는 전기적 특성이 얇은 박막으로 구성된 트랜지스터 대비 매우 작은 것을 확인할 수 있었다. 이는 어닐링으로 제거 되지 않는 이황화 몰리브덴 내의 수분이 채널내의 트랩 (trap)으로 역할하기 때문이다. 또한 산화 알루미늄으로만 구성된 차단막을 이용할 경우 수일 후에 전기적 히스테레시스가 어닐링 전의 상태로 돌아오는 것을 확인할 수 있었다. 이는 외부에 존재하는 물 분자가 완벽하지 않은 차단막을 통해 유입되기 때문이다. 따라서, 수 일 후에 유입되는 물 분자의 개수와 계면에 존재하는 트랩 밀도의 증가량을 비교 분석하였다. 트랩 밀도를 정화하게 추출하기 위해 교류 트랜스컨덕턴스 (AC transconductance) 방법을 사용하였으며 이를 통해 추출된 트랩 밀도의 증가량은 수 $10^{12} cm^{-2}$의 정량적인 양을 가지고 있었다. 따라서, 2일 동안 외부에서 투입된 물 분자의 개수 ($~ 6×10^{14} cm^{-2}$) 중 1/100 정도의 확률을 통해 전기적인 트랩을 생성한다는 것을 알 수 있었다.
따라서, 이황화 몰리브덴 박막 표면에 수분과 산소가 침투하지 못하게 하기 위하여 수분 투과도 (water vapor transmission ratio)가 $10^{-5} g/m^2/day$ 보다 작은 보호막 (passivation) 기술을 개발하였다. 보호막은 산화 알루미늄과 솔-젤(sol-gel) 타입의 GPTMS (glycidoxypropyltrime thoxysilane)과 TEOS (tetraethyl orthosilicate)의 혼합 폴리머 박막의 순차적인 형성을 통해 구성되었다. 산화 알루미늄이 총 4 층, 폴리머가 그 사이에 각각 1층씩 총 3층이 삽입되었을 때 이황화몰리브덴 채널의 트랜지스터가 요구하는 수분 투과도인 $8×10^{-6} g/m^2/day$을 만족시킬 수 있었다. 따라서, 이 차단막 기술을 통해 1달 동안 안정적인 전기 특성을 보이는 트랜지스터를 구현하였다.
안정적인 전기 특성을 보이는 이황화 몰리브덴 트랜지스터를 저주파 잡음 (low-frequency noise) 방법을 통해 이황화 몰리브덴 박막과 게이트 절연막 사이에 존재하는 트랩의 정량적인 밀도를 확인하였다. 얇은 이황화 몰리브덴 트랜지스터의 경우, 정량적인 트랩 밀도를 추출 가능 하였으나 두꺼운 박막 트랜지스터의 경우 저주파 잡음의 캐리어 개수 변동 (carrier number fluctuation) 모델 경향을 따라가지 않기 때문에 정확한 트랩 분석이 불가능 하였다. 얇은 이황화 몰리브덴 트랜지스터의 경우 박리 및 트랜스퍼 (exfoliation and transfer) 방식으로 계면이 형성되기 때문에 높은 계면 트랩 밀도인 $10^{20} cm^{-3}/eV^{-1}$ 정도가 나오는 것을 확인하였다. 또한, 불안정한 컨택 (contact) 형성 공정에 의해 시리즈 저항 (series resistance)이 매우 높아 (~ 100 kΩ) 고 전류 영역에서 시리즈 저항에 의해 저주파 잡음 특성이 높게 나오는 것을 확인하였다. 따라서, 저주파 잡음 분석을 통하여 이황화 몰리브덴 트랜지스터의 시리즈 저항의 감소, 계면 트랩의 감소를 위한 공정 최적화가 요구됨을 알 수 있었다.
반면, 두꺼운 이황화 몰리브덴 박막으로 구성된 트랜지스터의 경우 애초에 계면 트랩 분석이 저주파 잡음 특성 분석의 한계에 때문에 불가능하다는 점에 초점을 두어 다른 분석 방법인 교류 트랜스컨덕턴스 (AC transconductance)을 이용한 트랩 분석 기법을 셋업 하였다. 교류 트랜스컨덕턴스 방법의 경우 2012년도에 처음 인터페이스 및 절연막 트랩 분석을 위해 사용되었다. 따라서, 이 측정 방법을 셋업하고 정확성을 검증하였다. 다양한 여러 소자에서 교류 트랜스컨덕턴스가 직류 트랜스컨덕턴스의 값을 게이트 전압에 따라 잘 따라가는 것을 확인하여 그 정확성을 판단하였다. 셋업된 교류 트랜스컨덕턴스 방법을 이용하여 실리콘 기반의 메모리 소자에 적용하여 프로그램/지우기 동작에 따라 증가하는 절연막 내 트랩 양을 확인하였으며, 이를 통해 셋업된 교류 트랜스컨덕턴스 방법의 충분한 정확성 및 효용성이 검증하였다.
이황화 몰리브데늄 전계 효과 트랜지스터의 성능 향상을 위해 표면 거칠기 (roughness)가 거의 없는 새로운 이차원 물질인 6방정계 질화붕소 (hexagonal boron nitride)을 버퍼층으로 사용하는 연구가 활발히 진행되고 있다. 이번 연구를 통해서도 질화 붕소를 버퍼층으로 삽입함으로써, 높은 전자 전도도와 켜짐 상태의 높은 전류를 얻을 수 있었다. 하지만, 부임계 스윙과 히스테레시스 전압이 질화 붕소를 삽입하였을 때 열화되는 현상을 확인하였다. 히스테레시스 전압이나 부임계 스윙은 계면 트랩에 의해 결정되지만, 질화붕소는 표면에 끊긴 결합이 없기 때문에 다른 요인에 의해 열화가 일어났다고 가정하였다. 따라서, 교류 트랜스컨덕턴스로 질화붕소가 삽입된 이황화 몰리브데늄 전계 효과 트랜지스터 특성 분석을 진행하였을 때, 저주파 영역에서 값의 흔들림이 매우 커지는 현상을 발견하였다. 이는 각 질화붕소 층 사이에 존재하는 반 데르 와스 (Van der Waals) 틈에 전자들의 트랩/디-트랩 현상이 있기 때문이라고 해석할 수 있었다. 기존 그래핀을 이용하여 전계 효과 트랜지스터를 만들었을 경우에도 이러한 현상이 발생하는 것을 확인하였다. 질화 붕소를 버퍼층으로 삽입하였을 때 직류 특성은 향상되지만, 저주파에서 전류의 많은 흔들림이 발생하는 문제점을 새롭게 확인하였고, 따라서, 저주파 동작을 주로 하는 전자 소자에는 질화붕소 버퍼층의 삽입을 재검토 해야 할 것이다.
