As the electronics industry develops, the demand for device capable of supporting high data rates is increasing. Many chips such as CPUs, graphic cards, memory devices, and displays need data transfer up to several tens of Gbps. The wire interconnection with high data rate results in severe signal attenuation and distortion due to the dielectric loss on the printed circuit board. The repeaters are needed to cover the dielectric loss which degrades energy efficiency. Considering this issue, wireless connections are more attractive than wire connections between devices for high-speed low-power integrated system. In addition, wireless connections also have potential flexibility and versatility in system design.
In system design, we use the CMOS process which is easy to integrate with digital circuits and to implement circuit with low power compared with those based on compound semiconductors. In CMOS circuit design, the transistor characteristic (eg. $f_T$ and $f_{max}$) has inferior performance compared with III - V technologies. Many circuit topologies are used to overcome this issue in low noise amplifier design and down conversion mixer design. In addition, we use a 120 GHz center frequency for wide bandwidth and 16-QAM modulation scheme is adopted to achieve high data rate within certain bandwidth. The target communication distance is 5 cm. The required signal-to-noise ratio of $10^{-12}$ bit error rate for 16 QAM modulations is 20 dB in consideration of phase and amplitude mismatch. The building blocks of the proposed receiver are designed to save power consumption for energy efficiency.
In receiver design, direct conversion architecture is determined for wide bandwidth and low power receiver. But, the DC offset phenomenon occurs to direct conversion receiver due to LO leakage at the down conversion mixer. This problem can be somewhat relieved by inserting DC offset cancellation circuit after down conversion mixer. The challenging issues of direct conversion architecture are to obtain high gain in low noise amplifier and to generate a large LO signal from voltage controlled oscillator, especially, at sub-THz frequency due to transistor characteristic of 65 nm CMOS process. To cover these problems, a new topology is proposed to improve gain and save power consumption of the low noise amplifier. In addition, a novel technique is adopted to achieve a high conversion gain in down conversion mixer design with low LO power operation which will reduce power consumption of LO chain. Secondly, the channel analysis of 120 GHz frequency is performed to verify the channel characteristic using Y-shaped antenna which is appropriate for on-board wireless communication. Finally, system link budget including the channel characteristic is calculated to clarify the specification of building blocks for the receiver.
The receiver consists of an LNA, an active balun, a down-conversion mixer, a quadrature injection locked oscillator (QILO), and a baseband amplifier. First, the low noise amplifier has six stages and each stage consists of combined cascode topology and common source topology to achieve high gain and save power consumption. In order to enhance the 3dB bandwidth, a two-center frequency technique and inductive feedback technique are used. Second, the down conversion mixer was designed to achieve a high conversion gain by using gain-boosted current bleeding with low LO power operation which will reduce power consumption of LO chain. Third, an active balun is used to reduce insertion loss and minimize the chip area. The issues of design an active balun is to minimize amplitude mismatch and phase mismatch between in-phase signal and out-of-phase signal. The gain for the in-phase and out-of-phase have been balanced by controlling the current though the in-phase path and out-of- phase path to mitigate gain difference. The output inductance and transmission line were used to optimize phase difference be-tween in-phase port and out-of-phase port using 3D EM simulator. Fourth, the QILO uses sub-harmonically injection locked quadrature oscillator as a frequency tripler for D-Band QAM receiver. Sub-harmonically injection topology guarantees to get low phase noise performance from the relatively low-frequency signal source. And injection locked quadrature oscillator can generate sub-THz high output power with maintaining good I/Q phase imbalance. Finally, the issues of design a baseband amplifier is to obtain high gain and wide bandwidth. Cross-coupled capacitors were adopted to broaden the bandwidth and a DC offset cancellation circuit is inserted to overcome the DC offset issue of direct conversion architecture.
After all verification process from single chip to a MMIC level, the receiver is fabricated using a TSMC 65 nm CMOS process. The presented receiver achieved a high conversion gain of 27.5 dB at the I and Q paths with an LO power of -10 dBm with very low power. The minimum noise figure was 12.7 dB at IF frequency of 4 GHz and the noise figure of the receiver was less than 16.5 dB within the 3 dB bandwidth. The maximum amplitude mismatch between the I channel and Q channel is 3 dB within a 3 dB bandwidth and the minimum and maximum phase differences between the I channel and Q channel were 0.2° and 3.7°, respectively. The measured output 1 dB compression point was -5 dBm. The receiver occupies only $3.06 mm^2$ including all pads and consumes 174 mW. The proposed receiver is fully expected to be appropriate for high-speed chip-to-chip communication based on the channel analysis and the measurement results. This work makes a substantial contribution towards the realization of using CMOS technology for chip-to-chip communication with very low power.
전자 통신 기술이 발전함에 따라 고속 데이터를 송수신 할 수 있는 장치의 수요가 증가하고 있다. 중앙처리장치, 메모리, 그래픽 카드, 디스플레이 등과 같은 칩에서 초당 수기가 비트를 넘어서 많게는 초당 수십기가 비트의 전송 속도를 요구하고 있다. 고속의 칩 간 유선 통신은 유전체의 손실로 인한 신호의 손실을 가져오며 이를 보상하기 위해 추가적인 리피터가 필요하게 된다. 이는 시스템의 에너지 효율을 열화 시킨다. 또한, 일 대 다 혹은 다 대 다 통신 시스템 디자인에 있어 유연성에 제약을 받게 된다. 이러한 단점을 극복하기 위해 무선 통신을 이용하는 것이 바람직하다. 본 논문은 고속의 데이터 전송을 지원하는 무선 저전력 수신기 디자인에 관한 것이다.
본 수신기는 디지털 회로와의 집적도가 용이한 CMOS 공정을 이용하여 제작하였다. 하지만, CMOS 공정은 화합물 반도체에 비해 트랜지스터 성능이 열등하다는 단점이 있다. 세부 회로에서 CMOS 공정의 단점을 극복할 수 있는 기법을 적용하였다. 추가적으로 고속의 데이터 전송을 지원하기 위해 넓은 대역의 주파수가 필요하다. 확보 가능한 주파수 대역과 CMOS 공정의 성능을 고려하여 120 GHz 의 중심 주파수를 선택하였다. 시스템에서 목표한 송수신 거리는 5 cm이다. 계산 된 시스템 링크를 이용하여 16-직교 진폭 변조를 사용하였을 때 I/Q 신호의 위상 차이와 이득 차이를 고려하여 $10^{-12}$ 의 비트 오류율을 만족 시키기 위한 신호 대 잡음 비는 20 dB이다. 수신기의 에너지 효율을 위해 각 세부 회로들은 기본적으로 저전력 설계 기법을 적용하였다.
수신기 디자인에 있어, 넓은 대역폭 설계가 용이하고 저전력 설계가 가능한 다이렉트 컨버젼 구조의 수신기 구조를 채택하였다. 다이렉트 컨버젼 구조의 단점인 DC offset의 문제를 해결하기 위해 상쇄회로를 삽입하였다. 테라 헤르츠 대역에서 65 nm CMOS 공정을 이용하여 회로를 설계 할 때 어려운 점은 증폭기에서의 이득을 얻기 힘들고 국부 발진기 신호 생성에 있어 큰 크기의 신호를 얻기 힘들다는 점이다. 이러한 문제점을 극복하기 위해 저 잡음 증폭기에서 이득을 높일 수 있는 새로운 회로 기법을 적용하였으며, 주파수 하향 변환기에서 낮은 크기의 국부 발진기 신호 조건에서도 높은 변환 이득을 얻을 수 있는 새로운 구조를 제안하였다. 온 보드 통신에 용이한 특성을 가지는 Y-모양 안테나를 이용하여 채널 분석을 하였으며, 분석된 채널 특성과 시스템 링크를 통해 수신기를 이루는 세부 회로의 성능을 결정하였다.
수신기는 저잡음 증폭기, 주파수 하향 변환기, 능동 발룬, 4-위상 입력 주입 동기식 발진기, 기저 대역 증폭기로 구성되어 있다. 첫 째, 저 잡음 증폭기는 저전력 설계와 동시에 높은 이득을 얻을 수 있는 캐스코드 구조와 공통 소스 구조의 결합된 구조로 되어있으며 총 6단으로 이루어져 있다. 넓은 밴드를 확보하기 위해 주파수의 오프셋을 두어 설계를 하였다. 두 번째, 주파수 하향 변환기에서 낮은 크기의 국부 발진기 신호 조건에서도 높은 변환 이득을 얻을 수 있는 이득 증폭 전류 흘림 기법을 사용하여 구현하였다. 세 번째, 칩 크기와 손실을 줄이기 위해 능동 발룬을 사용하였으며, 전류를 컨트롤하여 동 위상 출력과 차동 위상 출력의 이득을 줄이고 출력 임피던스와 라인을 이용하여 동 위상 출력과 차동 위상 출력의 위상 차이를 최소화 하였다. 네 번째, 4-위상 입력 주입 동기식 발진기는 높은 출력 신호를 생성하며 상대적을 낮은 페이즈 노이즈와 I/Q 위상 차이를 최소화 할 수 있는 주파수 채배 주입식 구조로 설계하였다. 마지막으로 기저 대역 증폭기는 넓은 대역폭을 얻기 위해 크로스 커플드 커패시터 구조를 이용하였으며 다이렉트 컨버젼 수신기의 DC offset 문제를 해결하기 위해 상쇄회로를 추가하였다.
세부 회로의 검증 후 65 nm CMOS 공정을 이용하여 단일 칩 형태의 수신기를 제작하였다. 수신기는 -10 dBm의 국부 발진기 신호에서 27.5 dB의 변환 이득을 얻었다. 4 GHz IF 주파수에서 가장 낮은 12.7 dB의 잡음 특성을 보였으며 3 dB 대역폭 안에서는 16.5 dB 보다 낮은 잡음 특성을 보였다. 3 dB 대역폭 내의 I 채널과 Q 채널의 위상 차이는 3.7도 이내이고 이득차이는 3 dB 이내의 특성을 얻었다. 출력 1 dB 포화 전력은 -5 dBm이다. 전체 칩 크기는 모든 신호 패드와 전압 패드를 포함하여 $3.06 mm^2$ 이고 총 전력 소모는 174 mW이다. 제안된 수신기는 측정 결과와 채널분석을 토대로 분석한 결과 저전력 기반의 고속 칩 간 통신용 수신기로 적합하다. 또한 CMOS 공정을 이용한 테라헤르츠 대역 수신기와 세부 회로 설계 및 구현 가능성을 제시하였다.
