This thesis presents two types of ultra-low power CMOS logarithmic power detectors with a 65nm CMOS process. Each proposed power detector consists of a rectifier and a logarithmic circuit. MOS transistors at both rectifiers all operate in the sub-threshold region. The logarithmic circuit of the first proposed power detector follows a conventional feedback type, and the second proposed power detector is implemented with a sub-threshold operating MOS transistor load, which is newly suggested in this thesis. The active areas of power detectors are $125 \mu m \times 40 \mu m$ and $60 \mu m \times 55 \mu m$. The proposed power detectors consume $8.11 \mu W and 0.2 \mu W$, respectively, under a 0.6V supply, and dynamic ranges are 41 dB and 21 dB, respectively, with $\pm$ 1 dB error at 915MHz.
이 논문에서는 두 가지 유형의 초-저전력 로그 전력 검출기를 제안한다. 첫번째 제안된 로그 전력 검출기는 기존의 피드백 유형의 구조를 개선한 형태이며, 두번째는 역치 아래에서 동작하는 MOS 트랜지스터 부하 저항을 이용하는 새로운 유형의 로그 전력 검출기이다. 제안된 로그 전력 검출기들은 하나의 정류기와 하나의 로그 회로로 구성되어 있다. 두 구조는 모두 65 nm CMOS 공정에서 설계 되었고, 0.6 V 공급 전압을 쓴다. 표적 주파수는 915 MHz 이다. 첫번째 제안된 구조의 활성 면적은 $125 \mu m \times 40 \mu m$ 이고, 최대 오차를 1 dB 로 하는 동적 영역은 41 dB 이다. 전력 소모는 $8.11 \mu W$ 이다. 두번째 제안된 구조의 활성 면적은 $60 \mu m \times 55 \mu m$ 이고, 최대 오차를 $\pm$ 1 dB로 하는 동적 영역은 21 dB 이다. 전력 소모는 $0.2 \mu W$ 이다.
