5G communication has been actively studied with the aim of commercialization in 2020. It is expected that mm-wave will be used for higher data rates and capacity and the following path loss problem can be solved with a beamforming technology. In a beamforming IC based on a phased array antenna system, it is very important to reduce the chip size since the number of channels is large. Therefore, designing power amplifiers with CMOS instead of compound semiconductors is important for a single-chip integration. On the other hand, gain control for sidelobe reduction can be realized with a power-mode operation of a power amplifier to decrease the power consumption. In this thesis, linearization effects of a power amplifier which consists of two differently classed amplifiers are explained in various perspectives. In addition, low power mode operation can reduce the power consumption while maintaining the phase and linearity. The power amplifier has gain of 18/14 dB, output power of 18.5/12.2 dBm, P1dB of 16.5/10.2 dBm, peak PAE of 27.3/17.8 %, and maximum linear output power of 12/6 dBm that satisfies IMD3<-30dBc. The chip size is $0.456/0.135 mm^2$ with/without pads, respectively.
5세대 이동통신에서는 더욱 높은 데이터 전송률과 용량을 위해서 밀리미터파 대역의 주파수가 사용될 것으로 보이며, 경로 손실을 해결하기 위하여 빔포밍 기술이 적용될 것이다. 위상 배열 안테나 구조를 기반으로 하는 빔포밍 칩에서는 안테나 간의 거리가 수 밀리미터이고 채널 수가 많아, 사이즈를 줄이는 것이 매우 중요해진다. 따라서 화합물 공정으로 주로 설계되던 전력 증폭기를 CMOS로 설계하여 단일 칩으로 집적하는 것이 중요하다. 한편, 빔의 부극을 줄이기 위한 전압 이득 조절 기능을 전력 모드를 통해 구현하게 되면 시스템의 전력 소모를 크게 줄일 수 있다. 본 논문에서는 클래스가 다른 두 캐스코드 전력 증폭기를 결합하여 나타나는 선형화 효과에 대하여 다양한 관점에서 분석하였다. 또한 낮은 전력 모드에서도 이러한 선형화 동작이 유지되면서 위상은 변하지 않고 전력을 줄일 수 있다는 것을 설명한다. 설계된 칩은 이중 전력 모드에서 전압 이득 18/14 dB, 출력 전력 18.5/12.2 dBm, 1 dB 이득압축점 16.5/10.2 dBm, 최대 효율 27.3/17.8 %, 3차 혼변조 왜곡 -30 dBc 기준의 최대 선형 출력 12/6 dBm을 가진다. 칩의 사이즈는 패드를 포함하여 $0.456mm^2$, 제외하고 $0.135mm^2$이다.
