In this thesis work, we present an asynchronous transfer mode (ATM) transport architecture based on an evolutional scenario that enables a graceful migration to public broadband integrated services digital network (B-ISDN). For each evolutional stages (i.e., the introductory, expansion and diffusion stages), we consider required capacities and services based on traffic estimation. We extract desirable features of ATM switches and crossconnect systems relating to the requirements and discuss the principal technologies for design of each switching system estimated and the design method to cope with the difficulties related to a large throughput. Also, we study a new basic virtual channel (VC) (or virtual path (VP)) switching fabric based on the proposed idea that adopts the advantages of a shared bus type with respect to memory access time and a shared memory type with respect to required size of buffer memory. In addition, we study very-large-scale VC (or VP) switching fabrics that can handle a corresponding large number of VCs (or VPs) estimated to use in the diffusion stage. The ATM switching system has a modular architecture composed of several basic switches we proposed, which are arranged in several successive stages and interconnected according to the topological rule of the banyan network.
B-ISDN의 진화 과정을 현재를 도입단계로 보고 2000년을 중심으로 한 확장단계, 그리고 2010 년 이후의 성숙단계로 나누었다. ATM 서어비스 적용 대상을 이 발전 단계와 대응시켜 보면, 우선 도입단계에서는 기존 LAN 간의 고속 데이타 통신 및 기존망의 시그널링/OAM 정보들이 ATM 서어비스에 들어갈 것으로 예측된다. 확장단계에서는 PC, 워크스테이션 등 비지니스 목적의 광대역 통신이 바로 ATM 서어비스로 들어갈 것으로 보이며 특히 N-ISDN의 중계망 서어비스을 위해 ATM 교환기가 중계 노드로서의 역할을 수행 할 것으로 예상된다. 성숙단계에서는 공중 B-ISDN 시대가 본격적으로 시작되는 시점이라고 볼 수 있으며, 이 시기 부터 멀티미디어 통신에 적합한 B-TE 단말에 의해 가정까지 연결된 광섬유 선로에 의해 광대역 서어비스를 받을 수 있으며, 그 기본 서어비스 단위가 150 Mbit/s 이다. 여기서 서어비스될 트래픽을 단계별로 분석해 보면, 도입단계에서는 1개 노드당 약 1 Gbit/s 정도의 트래픽이 처리될 것이며, 확장단계에서는 약 10 Gbit/s, 성숙단계에서는 수 Tbit/s 까지의 트래픽을 1개 노드가 처리해야 할 것으로 예상된다. 노드를 구성하는 ATM 교환기를 구현하기 위한 기술은 총 교환 정보량 즉 총 스루풋에 따라 달라지며 구현 가능성과 적정 구조가 이 기술에 의존하므로, 단계별로 소요될 ATM 교환기를 설계해 내기 위해서는 노드당 트래픽 예측은 중요한 의미를 갖는다. 다음으로 본 논문에서는 통신망 구조 측면에서 ATM 교환기의 단계별 요구 조건을 분석하였다. 기존의 N-ISDN의 전달망 구조가 회선과 경로의 2 계층 구조로 구성되는데 비해 B-ISDN에서는 현재 표준화 된 바에 따르면 전달망 구조가 가상회선, 가상경로 및 경로의 3 계층으로 이루어져 있다는 사실이 ATM 망 구조를 정의하는 가장 큰 특징이다.
ATM 교환기의 스위칭 구조 설계를 위해서는 칩 구현 측면에서 유리한 공통메모리형과 공통버스형에 대하여 장.단점을 메모리 억세스 시간과 칩 구현성 측면에서 정량적으로 분석하였다. 공통메모리형 스위칭 구조는 버퍼 메모리를 공유한다는 측면에서 칩 구현 측면에서 는 장점을 갖고 있으나, 반면에 공통버스형 구조는 메모리 억세스 시간 측면에서 장점을 가지고 있다. 이에 본 논문에서는 이 두 가지의 장점을 혼합한 부분적 공유버퍼 방식을 제시하고 이 방식으로 스위칭 시스템이 구현될 때는 메모리 억세스 시간과 칩 구현 측면에서 어떤 성능을 발휘하는지를 수학적 분석 모델을 설정하고 분석하였다. 이 분석 결과에 따르면 제시한 부분적 공유버퍼형 스위칭 구조는 메모리 억세스 시간 특성은 공통버스형 스위치의 성능 특성을 비슷하게 따르며, 칩 구현성 측면에서는 공통메모리형의 특성을 비슷하게 따른다는 사실을 확인하였다. 이로써 전제한 부분적 공유버퍼형이 두가지 방식의 장점을 살린 방 식임을 입증하였다.
위와 같이 설계된 64×64 스위치를 기본 스위치로 하고 확장성이 우수한 1024×1024 및 8192×8192 스위치의 구조를 제시하였다. 이 구조는 공간 분할부와 최종 스위치부로 나누어지며 공간 분할부를 구성하는 것은 (64/32)×(64/32) 스위치 들과 이들을 연결하는 Banyan interconnection 망이다. 64×64 기본 스위치로 구성된 최종 스위치부는 공간 분할부에 의해 경로가 유도되어 도달한 셀을 최종 출력 포트로 라우팅 시키는 역할을 담당한다. 이처럼 64X64 기본 스위치 하나의 종류와 이들을 연결시키는 Banyan interconnection 망에 의한 대용량 스위치 설계 기법은 간단하면서도 경제적인 접근 방법이라 판단된다.
마지막으로 고속 인터페이스를 요구하는 VPH 크로스콘넥터 시스템의 설계 기술에 관하여 언급하고, 도입단계에서 적합할 것으로 추측되는 20 Gbit/s 스루풋 크로스콘넥트 시스템의 설계 방법을 논하고, 성숙단계에서 이용될 2.4 Gbit/s 인터페이스를 만족하는 128×128 대용량 크로스콘넥트 시스템의 확장 구조를 제시하였다.
