In this thesis work, an all digital balanced quadrature phase shift keying (QPSK) direct sequence code division multiple access (DS-CDMA) demodulator ASIC for mobile downlink communication is designed according to the TIA/EIA/IS-95 digital cellular standard and its performance is analyzed for multiple access cellular environment.
The mobile demodulator consists of a PN acquisition block, a delay locked loop (DLL), a demodulation block, a frequency error discriminator, and a symbol combiner for the RAKE receiver. From these building blocks, we design only DLL, the demodulation block, and the frequency error discriminator.
The noncoherent DLL has a loop bandwidth of about 300Hz. Its internal wordlength is 14 bits. It accepts 4-bit baseband inphase and quadrature input sample streams at 9.8304MHz and generates code time offset error signals. These error signals are fed into the timing control block. Computer simulation results show that the DLL reveals superior tracking capability in the presence of multiple access interference.
The demodulation block with the coherent detection algorithm estimates the channel phase distortion from the pilot channel and compensates the phase offset of the correlator output of a traffic channel. The bit error rate (BER) performance of the proposed digital architecture for each cellular CDMA downlink channel is numerically derived and verified by computer simulation. The BER performance degrades within 1.5dB due to digital implementation with 4-bit input sample resolution and internal 12-bit wordlength.
In order to implement the mobile demodulator using field programmable gate array (FPGA) chips, hardware timing simulation is also performed using a XACT development system.
본 논문에서는 직접 시퀀스 대역 확산에 기초한 QPSK (Quadrature Phase Shift Keying) CDMA 셀룰라 시스템의 순방향 링크(down link)에 있어 서 이동국 복조기의 전 디지탈 구조를 제안하고, 수식적인 분석을 통해 성능을 유도하고 각 구조별로 폭넓은 시물레이션을 통해 성능을 평가한 후, FPGA (Field Programmable Gate Array)를 사용하여 구현 후 시물레이션을 하였다.
이동국 수신기는 초기동기부, 코드 추적부, 복조부 및 주파수 오차 검출부와 심볼 결합부로 구성되며, 본 논문에서는 그 중 코드 추적부와 복조부 및 주파수 오차 검출부에 대한 전 디지탈 구조의 제안에 그 촛점을 맞추었다. 시물레이션 및 구현에 따른 결과는 다음과 같다.
첫째, 코드 추적부는 루프 대역폭이 약 300Hz이고, wordlength 14 bit인 noncoherent DLL (Delay Locked Loop)로 구성되며, 4 bit resolution의 inphase와 quadrature 샘플을 받아 decimation timing 제어기에의 입력신호인 PN 시퀀스 시간 오차 신호를 만들어 낸다. 소프트웨어 시물레이션의 결과 이 DLL은 다중 억세스 간섭이 존재하는 채널에 대해서 좋은 추적 성능을 보였으며, 간단한 하드웨어 로직만으로 구성될 수 있음을 보였다.
둘째, 복조부는 pilot 채널을 이용한 coherent 복조 방식을 사용하였으며, 각 순방향 채널에 대한 BER (Bit Error Rate) 성능을 수식적으로 유도하고, 소프트웨어 시물레이션에 의해 확인하였다. 그 결과 전 디지탈 방식을 위한 4 bits 입력 샘플 resolution과 12 bits 내부 wordlength에 의한 BER 성능 저하는 약 1.5dB 이내에서 유지할 수 있었다.
마지막으로, 위의 각 코드 추적부, 복조부 및 주파수 오차 검출부에 대해 FPGA를 이용하여 입력 resolution 4 bits, 내부 12∼14 bits의 wordlength를 가지는 하드웨어 디지탈 회로를 설계하였다. FPGA 개발 툴인 XACT의 Viewsim 을 이용한 회로 타이밍 시물레이션 결과는 소프트웨어 시물레이션의 결과와 일치함을 보았으며, 설계한 ASIC은 약 13000개의 게이트로서 구성되었다.
