Public asynchronous transfer mode (ATM) based broadband integrated service digital network (B-ISDN) will provide a service platform for visual, intelligent, and personal communication services. Here ATM switch fabric is especially important to construct the ATM networks. Recently, research and development for realizing practical ATM switching systems have been active worldwide. However, no practical judgement as to which switching element' or interconnection strategy of the switching elements' is the best has been made yet. Therefore, much research needs to be done on analyzing the performance depending on the particular architecture of switching element. Also, to choose an ATM switch fabric, one must concentrate on the development of a practical switching fabric satisfying a large throughput requirement. In this regard one must consider the following two issues : the implementation of high-speed switching elements with parallel configuration, and the realization of a large scale switching network that can expand the system in a simple manner and provides high degree of modularity.
First, we develop an analytical model of a nonblocking packet switch with input and output queues to analyze the head-of-line blocking and the output contention problems special to ATM, where a speed-up factor L plays a key role to determine the queueing behavior. It is modeled as a finite input and output queueing system with 1 ＜ L N, where the switch size N is finite. We investigate the effect of parameters L, N, traffic load P and input/output buffer size on the packet loss performance. We solve the model by using the matrix method that is better suited for numerical computation to handle several parameters in a realistic range. With numerical results of this study, we show that the input and output queueing switch having a minimal value of L (e.g., L = 2) can easily be realized, keeping the packet loss performance to an acceptable level.
Next, we consider a parallel switch architecture, which is an output buffer type with a time division bus, capable of supporting several Gb/s lines. We present a structural analysis of the parallel architecture, which combines advantageously a parallel plane method with a bit-parallel conversion scheme in VLSI implementation of ATM switches. However, the parallel architecture encounters out-of-sequence problems due to various possible switching paths. Therefore, we analyze the out-of-sequence performance dependency on the trunk utilization, the total number of virtual channels/trunk, and the number of parallel switch planes. We then propose two parallel switches equipped with preventive schemes for avoiding cells delivered out-of-sequence. By using the method of cascading virtual channel routing networks at input lines of the switch planes, the large speed reducing effect to support trunks at speeds of several Gb/s can be achieved in ATM-based parallel switch design. Also, the out-of-sequence problem is basically eliminated, and additional delay can be reduced to a negligible level.
Finally, we propose a large-scale ATM switch architecture in which a banyan multipath self-routing network is combined advantageously with a shared buffer type switch element. The proposed banyan space-division concept yields a simple architecture having the potential to accomodate easily the growth of switch size. Since the interconnection network between switch modules or between switch elements has a twofold banyan architecture, expansion in crosspoints or interconnections with the increase of switch size can be lessened. The multipath self-routing concept makes the switch performance better and leads to an efficient realization of a switch element on a single chip as the fundamental building block of a large-size switch. We analyze the required capacity for queueing buffers in the switching network. The multipath approach inevitably creates information sequence disturbances. Therefore, we also analyze the out-of-sequence phenomenon of a banyan multipath switching system. To satisfy the sequence integrity requirement for ATM, a simple approach is proposed for the multipath switch by using a spacing controller. In addition, we quantify the improvement of out-of-sequence performance under the spacing controller scheme.
ATM(asynchronouss transfer mode)에 입각한 광대역 종합 디지틀 망은 향후 영상, 지능 및 개인 이동 통신 서어비스를 위한 근간이 될 것이다. 특히 이 망을 구현하기 위해서는 무엇보다도 ATM 스위치의 개발이 선행되어야 하며, 세계적으로 ATM 스위칭 시스템을 구현하기 위한 연구, 개발 노력이 활발하다. 그러나 아직 '어떠한 형태의 기본 단위 스위치가 적합한지?' 그리고 용량이 큰 스위칭 시스템을 구현하기 위해서는 '어떻게 기본 단위 스위치들을 효율적으로 배열하고 상호 연결할 것인가?'에 대한 결론이 도달되어 있지 않은 상태이다. 이에 비추어 볼 때 기본 단위 스위치의 설계 시에는 특별한 구조에 따른 성능을 분석하고, 또 그 구조 구성 파라메터들에 대해서 요구 성능과 구현시 칩집적도를 만족시킬 수 있도록 이 값들을 결정할 수 있어야 한다. 이를 위해서는 스위치 분석 모델을 개발하여 구조 구성 파라메터별 성능을 예측할 수 있어야 한다. 또한, 초고속 (수 Gbit/s 라인 속도 수준) 라인들을 지원하는 기본 단위 스위치를 칩단위로 설계하기 위해서는 기존의 반도체 기술의 한계(예를 들면, 메모리 억세스 시간 한계와 단일 칩 상의 집적 능력 한계)를 극복할 수 있는 기술적 방법이 시도되어야 한다. 또, 간단하면서도 모듈러하게 스위칭 시스템의 용량을 확장해 나갈 수 있도록 기본 단위 스위치들의 배열과 상호 연결에도 적절한 기술적 전략이 필요하다.
본 논문에서는 첫번째로, ATM 스위칭의 비동기 다중화 특성상 야기되는 입력측 블러킹(즉, Head-of-line blocking)과 출력측 경합(Output contention) 문제를 분석할 수 있는 패킷 스위치의 분석 모델을 개발하였다. 이 모델에 의거하여 큐잉 형태에 결정적 영향을 미치는 스피드업 요소(Speed-up factor) L과 트래픽 부하, 입력/출력측 버퍼 크기등이 패킷 분실률에 어떤 영향을 미치는지를 정량적으로 분석하였다. 특히 이 분석 모델은 기존의 모델과는 달리 스위치 크기 N의 영향을 분석할 수 있는 모델이다. 이상과 같이 여러 파라메터들의 영향을 동시에 분석 가능케 한 것은 분석 모델이 Quasi-Birth-Death 형태의 구조를 갖고 있으며, 이것은 메트릭스 방법에 의해서 풀릴 수 있기 때문에 그 계산이 용이하다는 점이다. 분석 결과를 살펴보면 80% 정도의 트래픽 부하 상태에서 $10^{-8}$ 정도의 패킷 분실률 허용치를 만족시킬 수 있는 패라메터 값들이 결정될 수 있었다. 예를 들면 L가 2이고 입,출력 양쪽에 모두 버퍼를 갖는 패킷 스위치에서는 입출력 라인당 입력 버퍼수가 17개 셀, 출력 버퍼수가 26개 셀을 저장할 수 있는 양이면 성능을 만족시킬 수 있다는 것을 확인하였다. 특히 스피드-업 요소 L은 최소한 2는 되어야 정상 부하에서 만족할 만한 성능을 보장할 수 있다는 중요한 사실을 확인하였다.
다음으로, 초고속 라인 속도(수 Gbit/s 라인 속도급)를 처리할 수 있는 기본 단위 스위치를 실현할 수 있는 병렬형 스위치 구조를 제시하였다. 기존에 발표된 155 Mbit/s 라인 속도 수준을 처리할 수 있는 스위치 구조는 VLSI 구현이 용이하고 성능이 우수한 출력 버퍼형 메모리 스위치로 대부분 구현하고 있다. 단, 이 정도의 라인 속도를 갖는 스위치 구조는 비트-슬라이스(Bit-slice) 구조와 비트-병렬(Bit-parallel) 처리 기술을 이용하여 기존의 한계 기술인 0.5-μ CMOS 기술(메모리 억세스 시간 한계 : 약 15 nsec)을 가지고도 고속 스위칭 (예를 들면, 155 Mbit/s × 32 라인) 기능을 갖는 메모리 스위치 구조를 구현할 수 있었다. 그러나 Gbit/s급 라인 속도를 갖는 스위치 구조는 위의 기술로는 부족하다. 그래서 본 논문에서 제안된 병렬형 스위치 구조에서는 병렬 스위칭면을 여러 개 두고 그 스위칭 면 수에 비례하여 입력에 들어오는 총 스위칭 부하를 분산시킬 수 있는 방식으로써, 결과적으로 하나의 스위칭면에서는 비트-슬라이스 구조와 비트-병렬 처리로 스위칭할 수 있는 최대 용량을 스위칭할 수 있게 한다면, 병렬 스위칭면수를 늘리면 늘릴수록 전체 시스템이 스위칭할 수 있는 총 트래픽은 비례적으로 그만큼 증가시킬 수 있게 된다.
그러나 이 병렬형 구조는 근본적으로 다수 경로(Multipath) 특성을 가지므로 동일 단말로부터 발생하여 전송중인 셀들이 이 병렬 스위치를 통과하면 순서 뒤바뀜(Out-of-sequence)현상이 일어날 수 있다. 그래서 제안된 병렬 스위치의 구성 파라메터 즉, 병렬 스위칭면 수, 하나의 링크를 구성하는 채널수, 트래픽 부하 정도 등의 변화에 따른 순서 뒤바뀜 확률을 산출할 수 있는 분석 모델을 개발하였다. 여기서 얻어진 분석 결과를 보면 병렬 스위치에서의 순서 뒤바뀜 현상이 결코 스위치 설계시에 무시될 수 없을 정도라는 결론을 얻을 수 있었다. 그래서 순서 뒤바뀜 방지 대책으로 i) 병렬 스위치 전단에 간격 띄움 장치(Spacing controller로써, 동일 채널에 속한 인접 셀들이 너무 가까운 간격으로 도달하면 특정 한계 간격을 설정하여 그 값만큼 두 셀간의 거리를 띄우는 방법)를 두는 방법 ii) 병렬 스위치 전단에 채널 그룹 라우팅 장치(Virtual channel routing network로써, 각 링크를 구성하는 모든 채널들은 병렬 스위칭면 수 만큼의 그룹들로 균등히 나누어져서 특정 채널의 셀들은 병렬 스위치로 들어가기 전에 일단 그 채널이 속한 그룹에 해당되는 특정 스위칭면으로만 들어가게 하는 방법)를 연결하는 방법을 제시하였다. 특히 간격 띄움 장치를 둘 경우의 순서 뒤바뀜 확률을 분석해 본 결과, 이 방법은 병렬면 수가 적은 경우 효과가 크다는 사실을 알 수 있었다. 반면에 채널 그룹 라우팅 장치를 두면 근본적으로 순서 뒤바뀜 현상을 제거할 수 있으나 스위치 입출력 수 N 만큼의 장치가 필요하며 셀들의 스위칭 지연 시간이 두 배로 증가한다. 그러나 병렬 스위칭면 수가 많은 병렬 스위치 구조하에서는, 채널 그룹 라우팅 장치를 이용한 병렬 스위칭 시스템 구조가 더욱 유리하다는 사실을 확인하였다.
본 논문에서 마지막으로 대용량 ATM 스위치 구조를 제시하였다. 2010년 경에 ATM 교환에 의한 공용 광대역 서어비스가 시작된다고 볼 때 그 때는 최소한 천회선 이상의 155 Mbit/s 라인을 갖는 스위칭 시스템이 필요할 것이다. 이 대용량 스위칭 시스템을 설계하기 위해서는 용량이 증대되어 감에 따라 시스템 확장성, 모듈러성, 복잡성 면에서 성능이 우수한 구조를 가져야 한다. 그러기 위해서는 두가지 측면 즉 ⅰ) 기본 구성 소자가 되는 기본 단위 스위치의 최적 설계, ⅱ) 이 기본 단위 스위치들을 적절한 토포로지에 의해 배열, 상호 연결시켜 대용량 시스템으로 확장해 나가기 위한 인터콘넥션(Interconnection)상의 기술적 전략이 필요하다.
본 논문에서 제안한 방식은 일단 기본 단위 스위치는 칩레벨 구현이 가능한 스위치 용량을 갖는 메모리 스위치로 설계했으며 (보통 N = 16 또는 32 정도로 설계), 이 기본 단위 스위치들을 Banyan 망 형태의 인터콘넥션을 갖도록 배열시켜 일단 물리적으로 하나의 보드(Board) 수준의 스위치 모듈을 설계하였다. 특히 여기서 인터콘넥션 망으로 Banyan 구조를 선택한 이유는 이 망의 특성상 상대적으로 적은 양의 크로스포인트(Crosspoint)와 인터콘넥션 라인이 필요하기 때문이다. 이 논문에서?이 스위치 모듈이 64 × 64 용량 또는 128 × 128 용량을 갖도록 설계되어 있다. 그러나 이들은 실제로는 2 × 2 다발 스위치로서 동작한다. 즉 64 × 64 스위치 모듈인 경우 입력측에 도달하는 셀들은 32라인으로 구성된 두개의 그룹 중 한 방향으로 스위칭 된다. 다음 단계로 516 × 516 또는 1024 × 1024 용량을 갖는 스위칭 시스템으로 확장시키기 위해서 이번에는 스위치 모듈들을 적절한 토포로지에 의거하여 배열하고 상호 연결시키는데 이때도 연결하는 인터콘넥션 망은 Banyan 망을 사용한다. 그래서 결과적으로 두겹(Twofold) Banyan 망이 인터콘넥션 망이 된다. 이와 같은 구조는 확장성, 모듈러성, 복잡성 측면에서 우수한 특성을 나타낼 뿐만 아니라, 본 논문에서 제안한 바와 같이 스위칭 시스템 내부적으로 각 셀들을 라우팅시켜 주는 라우팅 제어가 쉽게 이루어진다.
이 제안 구조는 다수 경로 특성이 있으므로 본 논문에서 분석한 바와 같이 이 특성이 트래픽을 균등하게 분산시키므로 칩레벨 구현 측면에서는 유리한 성능을 보장해 준다. 반면에 스위칭 시스템을 가로 질러 셀들이 진행하는 동안 순서 뒤바뀜 현상이 일어날 수 있다. 그래서 제안된 구조에서 이 현상이 얼마나 심각한 영향을 미치는 지 분석하였다. 특히 이 영향 분석에는 동일 단말로부터 발생된 셀흐름을 나타내는 통계적 모델을 어떻게 두느냐에 따라 분석 결과가 상당히 달라진다. 다양한 모델을 설정해 분석한 결과 동일 단말에서 발생된 셀흐름이 Deterministic arrival 특성을 어느 정도 유지하면 순서 뒤바뀜 현상이 거의 일어나지 않는다고 보아도 좋으나 그렇지 않은 셀흐름일 경우 이 순서 뒤바뀜 현상에 대한 대책이 필요함을 정량적으로 확인하였다. 그래서 수위칭 시스템의 입력단에 간격 띄움 장치(Sparing scheme)를 두도록 제안했으며 이때의 순서 뒤바뀜 현상을 분석해 본 결과 단말로부터 출발한 인접 셀들이 최소한 링크 셀흐름 기준으로 14 - 16개 셀 간격 이상만 유지시키면 순서 뒤바뀜 현상은 해결할 수 있다는 것을 확인할 수 있었다.
