A new method for the extraction of device parameters and a solution for the suppression of floating body problem are described for fully-depleted SOI MOSFET.
The accurate method to extract the Si film doping concentration and the oxide charge density at both front and back silicon/silicon dioxide interfaces utilizes the current-voltage and capacitance-voltage characteristics of both SOI NMOSFET and PMOSFET which have the same doping concentration. The desired device parameters are extracted from the threshold voltages of the SOI NMOSFET and PMOSFET with proper back surface conditions (accumulation and inversion) and the capacitance-voltage characteristics of the SOI PMOSFET. Device simulations show that the proposed method has less than 10% error for a wide range of the film doping concentration and the fixed charge densities. Device parameters extracted experimentally from the fabricated test SOI/SIMOX CMOSFET using $n^+$ poly-Si and LOCOS isolation show $Q_{ff}/q$, $Q_{bf}/q$, $N_{itb}$, and $N_A$ as $4.4\times10^{10}/cm^2$, $1.7\times10^{11}/cm^2$, $4.5\times10^{10}/eVcm^2$, and $7.5\times10^{16}/cm^3$, respectively.
The solution to suppress the floating body effect is a newly proposed device design method, which is based on maintaining a high body potential as much as possible. Based on this solution, proper device parameter sets are proposed. Device simulation and experimental results show that SOI NMOSFETs with the proposed device parameter set have improved single latch characteristics by about 1-2V. In order to obtain further improvement in single latch problem and breakdown voltage, $NH_3$ annealing is employed utilizing the results of investigation on the oxide charge characteristics at Si film-to-buried oxide interface according to $NH_3$ annealing condition. The measured results show that $NH_3$ annealed device with low front-gate threshold voltage has improved characteristics by about 2V for single latch effect, about 1V for drain breakdown voltage, and about 20% for driving current. This is because $NH_3$ annealing increases the fixed charge and/or interface states at the back-interface, which allows thicker silicon film and lower channel doping concentration according to our proposed method.
완전공핍된 SOI MOSFET 에서의 소자 변수 추출을 위한 새로운 방법과 부동몸체효과의 억제를 위한 해결책을 제시하였다.
실리콘 박막내의 도핑 농도와 앞면과 뒷면 실리콘/실리콘 산화막 계면에서의 산화막 전하 밀도를 추출하기위한 이 소자 변수 추출 방법은 같은 도핑 농도를 갖는 SOI NMOSFET 와 PMOSFET 의 전류-전압과 정전용량-전압 특성을 이용한다. 원하는 소자 변수들은 적당한 뒷 표면 상태 (축적 혹은 반전) 를 가진 SOI NMOSFET 와 PMOSFET 의 문턱 전압과 SOI PMOSFET 의 정전 용량-전압특성으로 부터 추출한다. 제안한 방법이 넓은 범위의 박막 도핑농도와 고정 전하 밀도에 대해 10% 이내의 오차를 가짐을 소자 시뮬레이션을 통해 알 수 있었다. $n^+$poly-실리콘 게이트와 LOCOS 격리 기술을 사용하여 제작한 테스트 SOI/SIMOX CMOSFET로부터 실험적으로 추출한 소자 변수 값 은 $Q_{ff}/q=4.4\times10^{10}/cm^2$, $Q_{bf}/q=1.7\times10^{11}/cm^2$, $N_{itb}=4.5\times10^{10}/eVcm^2$, $N_A=7.5\times 0^{16}/cm^3$ 이었다.
부동 몸체 효과의 억제를 위한 해결책은 가능한한 높은 몸체 전위를 유지 시키는데 근거한 새로이 제안하는 소자 설계 방법이며, 이러한 해결책에 기초한 적당한 소자 변수들의 집합을 제안하였다. 제안한 소자 변수들로 구성된 SOI NMOSFET 이 싱글래취 특성에 대해 약 1 - 2V 만큼의 향상된 특성을 가짐을 소자 시뮬레이션과 실험결과를 통해 알 수 있었다. 싱글 래취 문제와 항복 전압 특성의 보다더 향상된 개선을 위해서 암모니아 어닐링을 수행했다. 암모니아 어닐링 조건에 따라 실리콘 박막과 뒷면 산화막 계면에서의 산화막 전하 특성을 조사하였고, 이 결과를 바탕으로하여 낮은 전면 문턱 전압을 가지면서 암모니아 어닐링을 수행한 소자가 싱글 래취 전압에 대해서는 약 2V, 드레인 항복 전압에 대해서는 약1V, 구동 전류에 대해서는 약20%의 향상된 특성을 가짐을 측정 결과로 부터 볼 수 있었다. 이는 암모니아 어닐링이 뒷면 산화막의 고정전하나 계면전하를 증가시키게 되고, 제안한 방법에 따라 더 두꺼운 실리콘 박막과 실리콘 박막 내의 더 낮은 도핑농도를 가능하게 하기 때문이다.
