A simple but more accurate analytic short-channel threshold voltage model for fully-depleted thin film SOI NMOSFET is described. The model is derived from 1-dimensional sharing relationship of the channel depletion charge considering the charge coupling between the front gate and the back gate, which is one of the unique properties of the fully-depleted thin film SOI devices. Comparison with the numerical simulations shows that the model gives much better results than the conventional models without the back gate effects.
In the mesa-isolated SOI NMOSFET, the edge effects are analyzed with the numerical simulations. With charge sharing concept and the back gate effects, the analytic edge threshold voltage model is derived and verified. The model shows good agreements with the simulations over a wide range of device parameters and it is the first model applicable to the fully-depleted devices. Since the upper corner region of the mesa edge is turned on earlier than all other edge regions, the threshold voltage and the electrical characteristics of the upper corner represent the edge effects of the mesa-isolated devices. Using the Fermi level difference between $n^{+}$-poly Si and $p^{+}$-poly Si, three new device structures having double side gate where the edge effects are eliminated thoroughly are proposed. The realization of proposed devices has some problems in the fabrication process, such as the definition of the side gate and the Boron penetration from $p^{+}$-poly Si to the channel through the gate oxide during high temperature treatment.
Edge effects related to the SOI LOCOS isolation technique are studied. Although 3 times LOCOS provides complete isolation between devices, the sharp and thin tip of the bottom corner of the edge region causes the edge effects. In this sharp-edge device, the thinner the field oxide is, the smaller the edge effects become. 4 times LOCOS results in the rounded-edge structure, and the edge doping level necessary to eliminate the edge effects is much lower than that of 3 times case (sharp-edge). In this rounded-edge device, thicker field oxide is advantageous for the reduction of the edge effects. The enhancement of the channel width reduction due to extended LOCOS time is compensated even further by the lowering of the edge doping level, so that the edge effects can be eliminated with much lower edge doping in 4 times LOCOS case than that in 3 times case. To maintain the field oxide thickness as thick as possible, all oxidation and oxideetching process steps should be considered carefully.
완전 공핍된 SOI NMOSFET의 단채널 문턱전압에 관한 간단하고 좀더 정확한 해석적 모델이 제시되었다. 모델은 전면 게이트와 후면 게이트간의 전하 결합을 고려한 채널 공핍 전하의 1차원적 공유 관계로부터 유도되었다. 수치해석에 의한 결과와 비교를 통해, 제안된 모델은 후면 게이트의 영향을 고려하지 않은 기존의 모델보다 훨씬 정확함을 확인하였다.
Mesa격리된 SOI NMOSFET의 가장자리 효과를 수치해석적인 방법으로 분석하였다. 전하 공유 개념과 후면 게이트 영향을 고려하여 가장자리 문턱전압의 해석적 모델을 유도하고 그 타당성을 검증하였다. 제안된 모델은 넓은 범위의 소자 파라미터 값에 걸쳐 훌륭한 결과를 보여주었으며 완전 공핍된 소자에 적용 가능한 최초의 모델로 예상된다. 가장자리의 상변 모서리 영역이 다른 모든 가장자리 영역보다 먼저 턴온되므로 이 상변 모서리의 문턱전압과 전기적 특성이 mesa 격리된 소자의 가장자리 효과를 결정해 준다. $n^{+}$ 폴리 실리콘과 $p^{+}$ 폴리 실리콘간의 Fermi 준위의 차이를 이용하여 가장자리 효과를 완전히 없앤 이중 옆면 게이트를 갖는 3가지의 새로운 소자 구조를 제안하였다. 제안된 소자는 그 제조 공ℓㅋ }몇가지 문제점이 남아있다. 즉, 옆면 게이트의 형태 형성, 고온 처리과정에서의 게이트 산화막을 통한 $p^{+}$ 폴리 실리콘으로부터 채널로의 보론 침투가 그것이다.
SOI LOCOS 격리 기술과 관련된 가장자리 효과가 연구되었다. 3배의 LOCOS는 소자간의 완벽한 격리를 제공하지만, 가장자리 영역의 하변 모서리의 날카롭고 예리한 끝은 가장자리 효과를 가져온다. 이 날카로운 가장자리를 갖는 소자에서는 필드 산화막의 두께가 얇을수록 가장자리 효과가 작아진다. 4배의 LOCOS는 둥근 가장자리 구조를 가져오고 또한 가장자리 효과를 완전히 없애는데 필요한 가장자리 도핑 수준이 3배의 그것에 비해 월등히 낮아진다. 둥근 가장자리 구조를 갖는 소자의 경우, 필드 산화막의 두께가 두꺼울수록 가장자리 효과 감소에 유리하다. 길어진 LOCOS 시간에 기인한 채널 폭 감소의 증대는 가장자리 도핑 수준의 저하에 의해 충분히 보상되므로 3배 LOCOS와 비교할때 4배 LOCOS의 경우가 훨씬 낮은 가장자리 도핑으로 가장자리 효과를 없앨 수 있다. 필드 산화막을 최대한 두껍게 유지하기 위해서는 모든 산화 및 산화막 식각 공정 단계에 세심한 주의가 필요하다.
