In VLSI design, the design of fast and compact logic modules is very important. Such a goal is tightly coupled with the logic style, circuit design techniques, logic minimization techniques in two-level or multi-level and physical layout techniques. There are many open problems in these area, and still there are also aggressive efforts to enhance the speed and to reduce the power dissipation and chip area in VLSI design. In this thesis, the design techniques of fast and compact logic modules such as carry look-ahead circuit, 3-input full-adder circuit and 8-bit parallel Booth multiplier are proposed, which are based on the transistor sharing schemes in static CMOS complex gates. The transistor sharing schemes are classified largely into two. One is applicable only to either pull-up (PMOS transistors) or pull-down (NMOS transistors) part to implement the given Boolean function and its sub-functions, while the other is simultaneously applicable to pull-up and pull-down part. Although the former method also yields the transistor count less than the conventional Boolean function implementation using the static CMOS complex logic style, it has the problem of heavy imbalance between PMOS and NMOS transistor count due to the reduction of transistor count in either pull-up part only or pull-down part only, which yields the problem of inefficient static CMOS layout. To solve the problem, the logic redundancy technique which inserts redundant transistors into static CMOS complex gate, and the functionality sharing technique based on the mutual replacement between the generated sub-functions by the local graph dualities, i.e., the inverse Boolean representations between each other, are introduced. These two schemes enable PMOS and NMOS transistors to be shared simultaneously for the implementation of the given Boolean function and its sub-functions, which gives a more balanced reduction of transistor count for an efficient static CMOS layout. The logic redundancy techniques and the functionality sharing techniques are largely used to design the compact and fast logic modules such as carry look-ahead circuit, 3-input full-adder circuit and 8-bit parallel Booth multiplier. In carry look-ahead circuit design, the parallel logic redundancy technique was used. In 3-input full-adder circuit design, the functionality sharing technique was used. In 8-bit parallel Booth multiplier design, the pre-designed two logic modules such as carry look-ahead circuit and 3-input full-adder circuit were used to integrate them into the multiplier, because they consist of the key functional modules of parallel Booth multiplier. The result gives a remarkable reduction of transistor count and fast speed as compared with the conventional implementation of static CMOS complex gates. HSPICE circuit simulator with 1.5 $\mu$m CMOS model parameters was used to verify the designed logic modules. In 4-bit carry look-ahead circuit, 56 transistors in conventional implementation were reduced to 32 transistors in the proposed scheme. Speed improvement was 12.5\% when it was used in 32-bit CLA (Carry Look-Ahead Adder). In 3-input full-adder circuit, the speed improvement was about 40\% - 45\% as compared with the conventional implementation, while the transistor count were reduced to 32 from 40 of the conventional static CMOS implementation. In 8-bit parallel Booth multiplier using the proposed scheme, we obtained the speed improvement of 27.2\% and the reduction of transistor count by 29.5\% as compared with conventional implementation. All simulations were performed under the environment of VDD = 5 V, temperature at $25\,^\circ\!C$, 4.5 V / 0.5 V logic tripping points as a high and low level. Parasitic capacitances were assumed to have intrinsic components of transistor, which can be modeled as source/drain area and their perimeters in HSPICE input deck without considering the routing parasitic components.
VLSI 설계에 있어서 빠른 속도를 갖고 면적이 적게드는 로직 모듈을 설계하는 것은 대단히 중요하다. 그러한 목적을 만족시키기 위해서는 어떤 종류의 로직 스타일을 사용해서 설계하느냐, 로직 최소화와 같은 CAD 문제 그리고 실제로 레이아웃 방법 (full-custom 방식, 모듈 발생기 사용 등)등 여러가지 단계에서 여러가지 문제들과 밀접한 관계가 있다. 본 논문에서는 정적 CMOS 복합 게이트 논리 스타일을 이용하여 주어진 Boolean 함수를 구현하고져 할때, 여기에다 몇개의 트랜지스터만 추가함으로서 필요한 Boolean 종속 함수를 효과적으로 발생시킬 수 있는 트랜지스터 공유 기술들을 제안하였다. 이러한 방식들은 크게 두가지로 나누어질 수 있다. 첫째는 주어진 Boolean 함수를 구현한 정적 CMOS 복합 게이트에서 PMOS 트랜지스터들로 이루어진 pull-up 부분 혹은 NMOS 트랜지스터들로 이루어진 pull-down 부분만을 공유하면서 Boolean 종속 함수를 발생시키는 방식이다. 이 방식은 한쪽 방향으로만 공유가 일어나므로 비록 주어진 Boolean 함수 및 필요한 종속 함수의 각각 구현보다는 적은 트랜지스터 갯수를 요하지만 CMOS 레이아웃의 특성상 한쪽 방향으로만의 트b}Ａ治뵀? 갯수의 절약은 효과적인 레이아웃을 제공하지 못한다는 단점을 준다. 두번째 방식은 위에서 언급된 첫번째 방식의 문제점인 한쪽 방향으로만의 공유 대신에 양쪽 방향 모두의 공유를 위해서 제안된 것으로, 크게 로직 redundancy 방식과 기능 공유 방식으로 대별된다. 로직 redundancy 방식은 다시 직렬, 병렬 그리고 직병렬 로직 redundancy 방식으로 나누어질 수 있다. 이의 요체는 주어진 Boolean 함수 구현에 사용된 입력 변수들에 redundant 한 변수를 추가함으로서 Boolean 종속 함수를 구현하는데 필요한, 서로간에 dual 관계가 있는 PMOS 와 NMOS 트랜지스터 네트워크 모두를 기 구현된 정적 CMOS 복합 게이트에서부터 분리시킬 수 있다는 것이다. 이렇게 함으로써 주어진 Boolean 함수 구현 이외에 Boolean 종속 함수를 구현하기 위해서 PMOS 부분과 NMOS 부분 모두의 동시 공유를 가능하게 해준다. 이러한 방식은 각각 구현시 보다 필요한 트랜지스터의 감소가 PMOS, NMOS 부분 모두에서 이루어지기 때문에 효율적인 CMOS 레이아웃을 가능하게 한다. 동시 공유를 가능케 하는 두번째 방식은 Exclusive-OR 형태의 Boolean 함수로 표현된 함수를 정적 CMOS 복합 게이트 구성시에 이용될 수 있는 기능 공유 방식이다. 이의 요체는 주어진 Boolean 함수 구현 이외에 필요한 Boolean 종속 함수를 발생시에, 발생된 종속 함수들 간에 서로 반전 관계가 있는 경우에 둘중의 하나는 단순한 반전 게이트로 대치함으로서 필요한 트랜지스터 숫자를 줄이는 방식이다. 지금까지 설명된 트랜지스터 공유 기술을 4-bit 캐리 예측기, 3 입력 전가산기 그리고 병렬 Booth 승산기등에 적용할 수 있다. 4-bit 캐리 예측기의 경우는 병렬 로직 redundancy 기법을 적용하여 캐리 $C_1, C_2, C_3, C_4$ 를 모두 동시에 발생시키면서 필요한 트랜지스터 갯수를 각각 구현시의 56개에서 32개로 줄였다. 이 경우 또 하나의 특기할 만한 사항은 각각 구현시의 최대 캐리 발생 지연 경로인 5개의 PMOS 직렬 연결 충전 경로가 2개의 PMOS 와 3개의 NMOS 직렬 연결 경로로 바뀐다는 것이다. 32 bit 캐리예측 합산기에 상기의 캐리 예측기를 적용한 결과 상기의 경로 변경에 의해서 12.5\%의 속도 개선도 있었다. 3 입력 전가산기의 경우는 기능 공유 방식이 적용되었다. 결과로는 기존 방식이 40개의 트랜지스터 갯수를 요하는 반면에 기능 공유 방식을 쓴 결과 32개의 트랜지스터만 필요하게 되였다. 이 경우 ?そⓒ 특기할 만한 사항은 기능 공유 방식 적용 결과 로직판별 경로가 기존 방식의 3개의 직렬 연결 PMOS 트랜지스터에서 1개의 PMOS 와 2개의 NMOS 직렬 연결 경로로 바뀜으로서 40 - 45\% 정도의 속도 개선도 가능하였다. 8-bit 병렬 Booth 승산기에서는 위에서 설계된 캐리 예측기를 포함하는 합산기와 전가산기가 사용되었다. 왜냐하면 두 블락 모두 승산기의 중요한 기능 블락이 되기 때문이다. Booth 승산기 설계시 Booth 디코더 부분을 기능 공유를 이용하여 구현하는 방식을 제안하였다. 이 결과 1-bit Booth 디코더 셀에서 필요한 트랜지스터 갯수를 기존 방식의 44개에서 22개로 약 45\%의 감소를 보였다. 전체적인 병렬 Booth 승산기 설계에 있어서는 모두 29.5\% 의 트랜지스터 갯수의 감소와 27.2\% 의 속도 증가를 보였다. 설계된 로직 모듈을 검증하기 위해서 1.5 $\mu{m}$ 의 CMOS 모델 파라매터를 갖고 HSPICE 시뮬레이션을 이용하였다. 실제 레이아웃이 이루어지지 않았기 때문에 단지 트랜지스터 사이즈에 따른 소스와 트래인 면적 및 측면 성분에 의해 기생 성분만 고려되었다. 전압은 5V, 온도는 $25\,^\circ\!C$ 이고 아울러 1/0 의 로직 트립핑 지점은 4.5V/0.5V 를 채택하였다.
