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Fabrication and characterization of low temperature poly-Si TFT from LPCVD a-Si = LPCVD a-Si을 이용한 저온 Poly-Si 박막트랜지스터의 제조 및 특성 평가에 관한 연구
서명 / 저자 Fabrication and characterization of low temperature poly-Si TFT from LPCVD a-Si = LPCVD a-Si을 이용한 저온 Poly-Si 박막트랜지스터의 제조 및 특성 평가에 관한 연구 / Jin-Won Park.
저자명 Park, Jin-Won ; 박진원
발행사항 [대전 : 한국과학기술원, 1994].
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Fluorine ion implantation into a channel layer has been introduced, as an alternative method to improve the characteristics of low temperature poly-Si thin film transistors from LPCVD a-Si, and the capacitance-voltage characteristics of poly-Si TFT through the direct measurement with TFT structure have been also presented. Poly-Si films used as a channel layer were prepared by the solid phase crystallization (SPC) of LPCVD a-Si at $600\,^\circ\!C$ in $N_2$ atmosphere. In order to find out the optimum deposition condition of a-Si film, the deposition temperature was varied from 520 to $580\,^\circ\!C$ at a fixed pressure of 500 mtorr, using the mixture of $SiH_4$ and $H_2$ as a source gas. Amorphous Si films were completely crystallized after 2 h annealing. As the deposition temperature increased, the grain size of recrystallized poly-Si films increased first and reached the maximum value of about $3000\mbox{\AA}$ at $540\,^\circ\!C$ and then decreased gradually. Using these films, n- and p-ch poly-Si TFTs were fabricated on thermally oxidized Si substrates. The device performance was mainly dependent on the grain size of recrystallized poly-Si films. The device in a-Si films deposited at $540\,^\circ\!C$ exhibits the highest performance. After hydrogenation by PECVD silicon nitride layer, the characteristics of n- and p-ch TFT were much more improved. Especially, the maximum field effect mobility increased from about 32 to $48 cm^2/V \cdot \sec$ for n-ch and from about 30 to $35 cm^2/V \cdot \sec$ for p-ch TFT. To investigate the effects of $F^+$ implantation into a-Si films on the poly-Si TFT characteristics, first the recrystallization behavior of the $F^+$-implanted a-Si films was examined by XRD, TEM, and Raman spectroscopy. The grain size of Si films increased from about 0.3 to about $2.3 \mu{m}$ with increasing $F^+$ dose. The grain size enhancement was more effective, when the projection range of fluorine ion was placed near the Si/$SiO_2$ interface. This enhancement was attributed to the retardation in the nucleation rate probably due to the higher degree of disorder at the Si/$SiO_2$ interface by $F^+$ implantation. Heavy dose of fluorine ion caused the increase in the threshold voltage of n-ch TFT, suggesting fluorine is a hole generator due to its large electronegativity. The maximum field effect mobility obtained without hydrogen passivation was about $23 cm^2/V \cdot \sec$. It was found that the field effect mobility values mainly depended on the grain size and that the grain boundary passivation by fluorine atom seemed ineffective. The effects of $F^+$ implantation into crystallized poly-Si films on the characteristics of poly-Si TFTs were investigated. After 6 h annealing of a-Si film, $F^+$ implantation was performed through the encapsulation layer of 100-nm APCVD oxide. The implant energy was 40 keV, and the dose was ranged from $5\times 10^{12}$ to $4\times 10^{15} cm^{-2}$. Even after an annealing at $600\,^\circ\!C$ for 48 h, the implant damage was still remained in crystallized Si films implanted with high $F^+$ dose ($\ge 5 \times 10^{14} cm^{-2}$). For high $F^+$ dose ($> 1\times 10^{14} cm^{-2}$) the resistivity and its activation energy of poly-Si films after annealing monotonically were increased with increasing $F^+$ dose, indicating that there was an increase in the trap density inside poly-Si films due to the residual implant damage after $F^+$ implantation and subsequent annealing. However, the characteristics of n-ch poly-Si TFT was found to be slightly improved in the $F^+$ dose range of $5 \times 10^{14}$ to $2 \times 10^{15} cm^{-2}$. This improvement was mainly attributed to the reduction in subthreshold slope. Comparison of the characteristics of poly-Si film and its n-ch TFT indicates that the improvement of TFT characteristics is due to the passivation effect by fluorine atoms at the Si/$SiO_2$ interface, resulting in the reduction in the interface trap density. Therefore, it is expected that the introduction of fluorine without the damage is more effective in the improvement in the characteristics of low temperature poly-Si TFTs as well as high temperature devices. It seems that no passivation effect on TFTs in $F^+$-implanted a-Si films is attributed to the smaller amount of fluorine at the Si/$SiO_2$ interface caused by the process sequence and higher diffusivity of fluorine in a-Si films. The capacitance-voltage characteristics of poly-Si TFT through direct measurement with transistor structure were investigated. They are significantly affected by the trap state density, temperature, channel length, and the measuring frequency. In contrast to bulk-Si MOSFET, there were a considerable frequency dispersion even at a lower frequency range of 100 Hz to 10 kHz. This frequency dispersion was due to the increased transit time of inversion carriers along the channel layer by the formation of the potential barrier at the grain boundary, which was confirmed by the normalized frequency ($f \times (L/L_0)^2$) length dependence of the measured capacitance per unit area as a parameter of channel length. On the other hand, the potential barrier height was strongly dependent on the gate voltage. This indicates that the effective mobility is a strong function of the gate voltage. It was seen that there is a significant difference between the threshold voltage determined from the channel charge density and that from the channel conductance, indicating that even at a lower gate voltage below that the channel charge has been already formed, but does not contribute to the channel conduction in poly-Si TFT because of its much lower effective mobility.

LPCVD a-Si을 이용하여 제조한 저온 poly-Si 박막 트랜지스터의 특성을 향상시키기 위한 다른 방법으로 불소 이온주입 공정을 제안하였으며 지금까지 거의 연구되지 않은 poly-Si 박막트랜지스터의 정전용량-전압특성을 트랜지스터 구조를 이용하여 고찰하였다. Channel 막으로 사용되는 poly-Si 막은 $SiH_4$와 $H_2$ 가스를 이용한 LPCVD a-Si을 $600\,^\circ\!C$, 질소 분위기에서 열처리하여 준비하였다. A-Si 막들은 2시간 후에 완전히 재결정화되었으며 $540\,^\circ\!C$ 에서 약 3000 $\mbox{\AA}$ 정도의 가장 큰 결정립 크기를 얻을 수 있었다. 이들 막을 이용하여 열적 산화된 Si기판 위에 n-ch과 p-ch 박막 트랜지스터를 제작하였는데, 이들 소자의 특성은 주로 결정립 크기에 의해 좌우되었다. 즉, $540\,^\circ\!C$ 에서 증착한 막의 경우 가장 양호한 특성을 나타내었다. 그리고, PECVD $Si_3N_4$ 막을 이용하여 수소화 처리를 했을 때 소자 특성이 현저히 향상되었다. 특히, 최대 전하이동도는 n-ch의 경우 32에서 48$cm^2$/Vsec, p-ch 의 경우 30에서 35$cm^2$/Vsec 로 증가하였다. Channel 막 속으로의 불소 이온주입이 저온 poly-Si 박막 트랜지스터의 특성에 미치는 영향을 고찰하기 위해, 먼저 Channel 막이 a-Si인 경우의 재결정화 과정에 대해 조사하였다. Projected range가 Si/$SiO_2$ 계면 근처인 경우 결정립 크기가 약 0.3에서 약 2.3$\mu$m로 증가하였으며, 이는 불소 이온주입에 의해 계면 근처의 disorder 정도가 커져 핵생성속도가 감소되었기 때문이라 사료된다. 불소 이온주입량이 많은 경우 불소의 큰 전기음성도로 인해 불소가 결정립 내부에서 hole을 발생시켜 n-ch 박막 트랜지스터의 문턱전압을 증가시켰다. 수소화 처리를 하지 않은 n-ch 박막 트랜지스터의 최대 전하이동도는 약 23$cm^2$/Vsec 였다. 결정립 크기의 증가에 의해 소자 특성은 향상되었으나 불소에 의한 결정립계나 Si/$SiO_2$ 계면의 passivation 효과는 거의 보이지 않았다. 재결정화된 poly-Si 막으로의 불소 이온주입 효과에 대해 고찰해 보았다. 불소이온주입량이 $5\times10^{14}cm^{-2}$ 이상인 경우 $600\,^\circ\!C$에서, 48시간 열처리 후에도 이온주입에 의한 damage가 남아 있었다. Resistor의 제조를 통해 확인한 결과 전체 트랩밀도는 증가한 것을 알 수 있었다. 그럼에도 불구하고, $5\times10^{14}$ 에서 $2\times10^{15}cm^2$/Vsec의 주입량 범위에서 subthreshold 기울기의 감소로 인해 n-ch 박막 트랜지스터의 특성이 조금 향상되었다. Poly-Si 막과 이를 이용하여 제조한 박막 트랜지스터의 특성을 비교로부터 박막 트랜지스터의 특성 향상은 불소이온에 의한 Si/$SiO_2$ 계면에서의 passivation 효과로 인해 계면 트랩밀도가 감소하였기 때문이다. 이와 같이, a-Si과 poly-Si에서의 불소에 의한 passivation 효과 차이는 박막 트랜지스터의 제조공정순서와 두 가지 막에서 불소의 확산계수 차이로 인해 Si/SiO2 계면 근처에서의 불소농도가 다르기 때문인 것 같다. 즉, poly-Si 막의 경우 Si/$SiO_2$ 계면 근처에서의 불소농도가 a-Si막에서보다 더 높아 passivation 효과가 나타난 것으로 보인다. 끝으로, 트랜지스터 구조를 사용한 poly-Si 박막 트랜지스터의 정전용량-전압특성은 트랩밀도, 온도, 게이트 길이, 그리고 측정 주파수에 의해 크게 영향을 받았는데, 트랩밀도가 증가할수록, 온도가 감소할수록, 게이트 길이가 길수록, 그리고 측정 주파수가 높을수록, n-ch 박막 트랜지스터의 정전용량-전압 곡선은 오른쪽으로 이동하였다. 특히, bulk-Si 소자와는 달리, 100Hz-10kHz의 낮은 주파수에서도 측정 주파수에 따른 변화 정도가 매우 컸th?. 이것은 결정입계에의해 형성된 potential barrier로 인해 transit time이 증가한 때문인데, 이는 게이트 길이에 관계없이 normalized 주파수에서 같은 정전용량을 갖는 것으로부터 확인할 수 있었다. channel 전하밀도로 부터 구한 문턱전압과 channel conductance로부터 구한 것의 비교를 통해 박막 트랜지스터의 subthreshold 영역에서의 특성 열화는 매우 낮은 전하이동도 때문이라는 것을 알 수 있었다.

서지기타정보

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청구기호 {DMS 94003
형태사항 vi, 160 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 박진원
지도교수의 영문표기 : Ho-Bin Im
지도교수의 한글표기 : 임호빈
학위논문 학위논문(박사) - 한국과학기술원 : 재료공학과,
서지주기 Includes references
주제 Thin film transistors.
Ion implantation.
LPCVD. --과학기술용어시소러스
박막 트랜지스터. --과학기술용어시소러스
규소. --과학기술용어시소러스
Silicon.
LPCVD.
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