In this thesis work, a dedicated architecture of the Viterbi scoring is proposed for HMM(hidden Markov modeling)-based real time isolated word recognition systems. In the proposed architecture, all data are represented in the signed-digit, base-4 format and the digits are passed through processing elements in a most significant digit first, digit-serial fashion. The operations required for the whole Viterbi scoring are pipelined at the digit level, which allows a very high degree of concurrency and a high data rate to be maintained while the pin out requirements are kept low. The Viterbi scoring architecture includes a Viterbi scorer, three memory banks for HMM parameters, and control logic circuits. Functional simulation is done to verify the operation of the proposed Viterbi scoring architecture. The core part in the architecture, the Viterbi scorer, is designed into a 53-pin CMOS LSI chip. The chip consists of elastic storages, eight adders, and three maximizers. Since it is modularly designed, it can be connected serially and/or in parallel to achieve pipelinability and parallelism. The die size of the designed chip is 4.4mm×4.4mm with the 3μm p-well process technology and about 7000 transistors are contained in it. Circuit-level operations of the designed chip are verified from event-driven simulation. By timing analysis of the layout, we obtain that the chip can be operated at 30 MHz clock rate. With the use of four Viterbi scorer chips n series, the proposed architecture is able to recognize an isolated word in 5000-word-vocabularies in real time when the average number of states in each word is 30.
본 논문에서는 HMM을 기초로 한 실시간 고립 단어 인식 시스템에서의 Viterbi scoring을 위한 전용 구조를 제안하였다. 제안된 구조에서는 모든 데이터는 부호가 있는 4진수 형태로 표현되며, 전체 Viterbi scoring에 필요한 연산은 디지트 레벨에서 pipeline 되므로 고도의Concurrency가 보장되고 높은 데이터 속도가 유지되는 반면에 핀의 개수를 적게 할 수 있다. Viterbi scoring 구조는 Viterbi scoring와 HMM parameter가 저장되어 있는 세 개의 메모리 뱅크와 제어 논리 회로로 구성된다. 제안된 Viterbi scoring 구조의 동작은 기능 모의 실험을 통해 입증되었다. 제안된 구조의 핵심 부분(Viterbi scoring)은 53 핀의 CMOS LSI칩으로 설계되었다. 칩에는 elastic storage와 세 개의 Maximizer와 여덟 개의 덧셈기가 들어 있다. 이 칩은 모듈 단위로 설계되었으므로 직렬 혹은 병렬로 연결하여 pipeline 방식으로 계산을 수행하거나 병렬 연산할 수 있다. 설계된 칩의 다이 크기는 3 μm p-well 공정 기술을 4.4mm×4.4 mm 정도이고 약 7000 개의 트랜지스터를 포함하고 있다. 설계된 칩의 회로 레벨 동작은 Event-driven 모의 실험에 의해 입증되었다. 레이 아웃의 타이밍 해석으로부터 설계된 칩은 30MHz의 클릭 속도로 동작이 가능함을 확인하였다. 설계된 Viterbi scorer 칩을 네 개를 직렬 연결하면, 각 단어 모델의 state 갯수가 30인 경우에 제안된 구조는 실시간으로 5000 단어까지 인식 가능하다.
