Parallel transceivers are being adopted to increase the data throughput in high-speed serial link applications. A phase interpolator (PI)-based clock and data recovery (CDR) architecture is better suited for parallel transceiver applications than its voltage-controlled oscillator (VCO)-based counterparts, because of its power and area efficiency and its robustness to interference. A PI-based bootstrap transceiver for referenceless and lane-independent operation is presented. PI output clock signals phase locked to the input data are used as reference clock signals for frequency locking the VCO. The VCO clock signal is then redistributed to the PIs, triggering the bootstrapping between the VCO and the PIs. All lanes operate independently as in VCO-based parallel referenceless designs while saving power and area.
초고속 링크의 데이터 전송량이 증가함에 따라 병렬 송수신기의 수요가 늘어나고 있다. 위상보간기 기반의 클록 데이터 복원기 구조는 기존의 전압 제어 발진기 기반의 구조와 비교했을 때 전력과 면적, 신뢰도 측면에서 보다 병렬 구조에 적합하다. 본 학위 논문에서는 기준 클럭 없이 동작하면서도 채널 간의 독립적인 운용이 가능한, 위상보간기 기반의 부트스트랩 송수신기에 대해 다루었다. 입력 데이터에 배열된 위상보간기의 출력 클럭 신호는 V전압 제어 발진기의 주파수 결정에도 사용된다. 주파수가 결정된 전압 제어 발진기 클럭 신호는 다시 위상보간기로 분배되면서 전압 제어 발진기와 위상보간기간의 부트스트랩 동작을 통해 클럭 없이 동작 가능하다. 또한, 이 부트스트랩 동작을 통해 추가적인 전력과 면적을 최소화하면서도 모든 채널의 독립적인운용이 가능하다.
