The vertically integrated five silicon nanowire (SiNW)-based field effect transistor (FET) with gate-all-around (GAA) configuration for high performance logic circuit and versatile memory is for the first time demonstrated in this work. Suppressing severe short channel effects(SCEs) stemming from continuous miniaturization, the transistor still serves as the most fundamental and core player in almost all electronic devices so far, and thus it is becoming increasingly important to satisfy its high performance and high power efficiency. In this regard, suggested transistor, i.e., the vertically integrated five GAA SiNW-based FET shows a potential for optimum transistor, encompassing a high-performance, good scalability, and low power consumption. Furthermore, the vertically integrated multiple nanowire configuration itself is very attractive for versatile application beyond an end use for logic circuit or memory device in this work. The configuration was created by the one-route all-dry etching process (ORADEP) optimized in this study, which showed high reproducibility, stiction-free stabil-ity, simplicity, and low variability of the fabrication process compared to previous result. The fabricated FET exhibited a high performance suitable for power-efficient logic circuit. Also, high sensing current for stable memory window and robust reli-ability was achieved from the FET, showing high practicality and suitability aimed at 3-dimensional (3-D) multifunctional memory with non-volatility and high-speed. Thus, this work suggests a blueprint for ultimate scaling of the transistor toward the roadmap end in view of performance and scalability, and more practically would serve as a core player in an innovative information and communication technology (ICT) product that can lead a “smart life” to be prevalent at upcoming future.
In the first part, history of transistor to overcome SCEs and to meet high-performance is introduced, which naturally leads to the research motivation, accompanying with the drawbacks of previous works.
In the second part, entire fabrication process including the ORADEP is introduced.
In the third part, the superiority of the fabricated FET is proved via various application such as logic transistor, versatile memory device, and the FET with junctionless mode (JL) beyond inversion mode (IM).
메탈-산화막-실리콘 전계효과 트랜지스터는 계속적인 소형화를 통해 생산성의 개선, 원가 절감, 그리고 성능 향상을 이룩해왔으며, 그 결과 정보통신 기술의 현저한 발달을 선도해 왔다. 그러나 계속적인 소형화의 부작용인 단채널 효과는 그러한 성과들의 지속적인 창출을 저해하는 가장 심각한 장애요소로 알려져 있다. 이런 측면에서 이 연구는 트랜지스터의 높은 집적도, 성능 향상, 그리고 단채널 효과의 제어를 모두 만족시킬 수 있는 가장 혁신적인 소자구조의 청사진을 제안한다. 이 연구에서, 기존 방식 대비 정지마찰 현상의 우려가 없고, 훨씬 간단한 공정과정으로 이루어진 일괄 건식 식각 공정을 개발을 통해, 세계 최초로 수직 집적 5단 전면-게이트 다층 나노선 구조의 트랜지스터가 개발되었다. 결과적으로 개발된 트랜지스터는 단채널 효과의 제어 및 좋은 확장성을 보여주면서도 수직으로 집적된 나노선 채널의 개수에 따라 현저히 강화된 성능을 나타냈다.
첫 번째 파트에서는 이 연구의 배경 및 소자 개발의 동기가 소개 되었다.
두 번째 파트는 전체 제작 공정 및 수직 집적 다층 나노선 구조의 제작을 위한 일괄 건식 식각 공정에 대한 자세한 설명으로 구성되어 있다.
세 번째와 네 번째 파트는 제작된 수직 집적 5단 전면-게이트 다층 나노선 트랜지스터의 성능을 소개하고 있다. 구조의 개발을 넘어 동작 모드 측면에서의 혁신을 위해 동일 구조에서 반전 모드와 무 접합 모드를 가진 트랜지스터가 각각 개발되었다. 특히, 5단 무 접합 모드의 트랜지스터는 제작공정과 동작상의 고유의 장점을 통해 수직 집적 다층 나노선 구조와의 좋은 시너지 효과를 보여주었고, 동시에 실효성에 대한 기대감을 높였다.
다섯 번째 파트에서는 수직 집적 다층 나노선 기반의 비 휘발성 플래쉬 메모리 소자로의 응용이 소개 되었다. 반전 모드와 무 접합 모드의 두 가지 플래쉬 메모리 소자가 제작 되었고, 각각의 성능이 비교 되었다. 특히, 수직 집적 다층 무 접합 나노선 기반의 플래쉬 메모리 소자는 반전 모드 플래쉬 메모리 소자 대비 간단한 프로그램 방지 모드와 개선된 신뢰성을 나타냈다.
여섯 번째 파트는 플래쉬 메모리와 더불어 현재 메모리 시장의 또 다른 주력 메모리인 디 램에 관한 응용을 소개하고 있다. 셀 커패시터가 없는 디램과 수직 집적 다층 나노선 구조를 결합함으로써 커패시터가 없는 디램 자체의 성능 강화는 물론이고, 동시에 디램의 궁극적인 소형화에 대한 가이드를 제시했다.
일곱 번째 파트에서는 마침내 하나의 소자에서 디램과 플래쉬 메모리의 선택적 기능이 가능한 수직 집적 다층 나노선 기반의 융복합 메모리의 개발이 소개되었다. 이러한 메모리의 개발은 시스템 레벨에서의 사이즈 감소, 파워 효율성, 스피드 개선 및 제작공정의 단순화를 위해 효과적일 것으로 기대된다.
본 연구결과들은 무어의 법칙을 연장하기 위한 트랜지스터의 궁극적인 구조를 제안함과 동시에 미래 전자산업을 위한 다목적 응용의 실현 가능성을 보여준다. 특히, 전 공정이 현재 시장의 주력 공정인 실리콘 공정기술을 이용하고 있기 때문에 그 실효성 또한 매우 높다. 이외, 수직 집적 다층 나노선 구조는 그 자체로 다양한 분야와의 결합을 통해 새로운 시너지를 창출할 것으로 기대된다.
