This dissertation proposes various methods and hardware structures for efficient decoding of turbo and LDPC convolutional codes. First, three studies have been conducted to resolve various bottlenecks of the turbo decoder used in the LTE-Advanced wireless communication standard. A novel decoding algorithm and its hardware realization are proposed to enhance the throughput of turbo decoding in LTE-Advanced systems. The proposed method called tail-overlapped decoding completely removes the undesired phase-switching latency by partially overlapping in-ordered and interleaved decoding phases, and as a result, achieves a significant increase of decoding throughput. Moreover, the algorithm does not degrade error-correcting performance for high-rate codes which are essential to achieve the maximum data rate of LTE-Advanced systems. A 3GPP LTE-Advanced turbo decoder supporting both of conventional and proposed decoding methods is implemented in $0.13- \mu m$ CMOS technology to show the effectiveness of the proposed algorithm. The decoder exhibits a decoding rate greater than 1Gbps with six iterations, meeting the peak data rate of the LTE-Advanced standard with much less hardware complexity than those of the previous works. In addition, a new structure for the extrinsic information memory in turbo decoders is proposed to eliminate memory contentions and reduce the hardware complexity. Since the extrinsic information memory has to deal with multiple accesses at the same time, conventional turbo decoders mainly employ dual-port memory with large area. However, by analyzing the interleaving rule defined in the LTE-Advanced standard, it is proved that extrinsic information can be stored only by single-port memory. As a result, the complexity of the extrinsic information memory is reduced by about 27% when using commercial on-chip memory. Also, this dissertation presents a reverse rate matching method for LTE-Advanced turbo decoders. In LTE-Advanced systems, the turbo codes are highly punctured to achieve high data rate when the channel is reliable. In that case, since only a small part of the input frame memory contains meaningful data, accessing all entries of the memory is redundant. To reduce the meaningless accesses, the proposed reverse rate matching method evaluates whether each code bit is punctured or not. As a result, more than 30% of the power consumed in accessing the input memory can be saved when the code rate is high. Furthermore, a low-complexity hardware architecture realizing the proposed method is presented for parallel-SISO decoding. By making use of a specific relationship resident in parallel input indexes, the hardware complexity of the reverse rate matching unit is reduced by 44%. Second, this dissertation proposes a low-power LDPC convolutional code decoder that is fully compatible with the IEEE 1901 standard. The proposed architecture merges multiple memory banks into one to make it consume much less power than the conventional architecture. Memory operations conducted by all the unit processors are synchronized in the proposed decoder to merge the memory and avoid any possible data hazard. The data hazard happens when a unit processor tries to read a log-likelihood ratio before a different processor updates it, degrading the error-correcting performance. Memory-access patterns appearing in a memory-based LDPC convolutional code decoder are formulated to determine the size of a sliding window adequate for decoding. Experimental results show that the decoding architecture employing the merged memory and the proper window size reduces the power consumption by up to 40% compared to the conventional architecture that employs multiple memory banks.
본 학위논문에서는 터보 및 LDPC 컨볼루션 부호의 효율적인 복호를 위한 다양한 방법과 하드웨어 구조를 제안한다. 첫 번째로, LTE-Advanced 무선 통신 표준에서 사용되는 터보 복호기의 여러 가지 단점들을 해결하기 위한 세 가지 연구를 진행하였다. 우선, 1Gbps 이상의 고속 복호를 위해서 tail-overlapped 복호 방법을 새롭게 제안하고, LTE-Advanced 표준에서 800Mbps 이상의 고속 통신을 하는 상황에서는 제안된 복호 방법이 기존 방법과 동일한 오류 정정 능력을 보임을 증명하였다. 제안된 복호 방법을 적용한 결과, 기존 복호기 구조에 비교하여 병렬도를 매우 낮추면서도 1Gbps 이상의 복호 속도를 제공하는 터보 복호기를 설계하였다. 또한, 터보 복호기 내에서 extrinsic information을 저장하는 메모리의 면적을 줄이기 위하여, single port 메모리만을 사용하는 방법을 새롭게 제안하였다. Extrinsic information 메모리는 동시에 다중의 접근을 처리해야 하기 때문에, 기존 터보 복호기는 주로 면적이 큰 dual port 메모리를 사용하였다. 하지만 LTE-Advanced 표준에서 정의한 interleaving 규칙을 분석한 결과, single port 메모리만으로 extrinsic information을 저장할 수 있음을 증명하였다. 이를 실제 복호기 설계에 적용하여, 상용 온칩 메모리를 사용할 경우, extrinsic information 메모리의 complexity를 약 27% 줄일 수 있음을 확인하였다. 마지막으로, 터보 복호기의 전력 소비를 줄이기 위해서 복호기 내 입력 메모리에 대한 접근을 최소화하는 방법을 제안하였다. LTE-Advanced 표준은 통신 채널의 상태가 좋을 때 터보 부호의 많은 부분을 전송하지 않고 버리는 방식으로 통신 속도를 증가시키는데, 기존 터보 복호기 구조는 이러한 점을 전혀 고려하지 않고 항상 입력 메모리의 모든 내용을 접근하였다. 따라서, LTE-Advanced 표준에서 터보 부호를 버리는 규칙을 역으로 추정할 수 있는 새로운 방법과 이를 구현한 하드웨어 구조를 제안하여 입력 메모리의 비어있는 부분에 대한 접근을 모두 제거하였다. 그 결과, 기존 터보 복호기 입력 메모리의 전력 소비를 최대 30% 이상 줄였다. 두 번째로, 전력선 통신에 관한 IEEE 1901 표준에서 사용되는 LDPC 컨볼루션 부호 복호기의 전력 소모를 낮추기 위한 연구를 진행하였다. LDPC 컨볼루션 부호 복호기는 많은 수의 프로세서를 직렬로 연결하여 각 프로세서가 하나의 복호 iteration을 담당하는 구조를 갖고 있다. 기존 복호기 구조에서는 각 프로세서 마다 독립적으로 데이터를 저장할 메모리들을 갖고 있기 때문에, 메모리가 수십 개 이상의 조각으로 잘게 나뉘어져 있어 매우 높은 전력을 소비하는 단점이 있다. 이를 해결하기 위하여, 모든 프로세서의 동작을 동기화 시키면서도 프로세서 간 주고받는 데이터의 순서를 유지하여 최종적으로는 같은 복호 결과를 낼 수 있는 필요조건들을 유도하였다. 그 결과를 바탕으로, 각 프로세서 마다 독립적으로 존재하던 메모리들을 하나의 큰 메모리로 통합하였다. 메모리의 총 저장 공간은 동일하게 유지하면서도 독립적인 조각의 수를 최소화한 결과, 상용 온칩 메모리를 사용할 경우, 전체 복호기의 전력 소비가 약 40%까지 감소함을 설계를 통해 증명하였다.
