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Development of process technology for high performance Ge MOSFETs = 단위 공정 연구를 통한 고성능 게르마늄 소자 개발
서명 / 저자 Development of process technology for high performance Ge MOSFETs = 단위 공정 연구를 통한 고성능 게르마늄 소자 개발 / Yu Jin Seo.
저자명 Seo, Yu Jin ; 서유진
발행사항 [대전 : 한국과학기술원, 2017].
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초록정보

Ge has a big advantage over Si in terms of high electron and hole mobilities, and its low processing temperature makes it easier to integrate with high-k materials. This dissertation presents two approaches to address issues of Fermi level de-pinning at the metal/n-Ge interface and the formation of reliable gate stack considering its thermal instability and electrical performances. In the metal/n+-Ge contact of Ge n-MOSFETs, there is a strong Fermi level pinning neat the valence band edge of Ge bandgap in the metal/Ge contact and this leads a high contact resistivity with high Schottky barrier height as same as its band gap. We demonstrated two kinds of Fermi level de-pinning methods which are the direct deposition of TaN on the Ge surface and self-aligned $Ti/GeO_2/Ge$ contact to form an interfacial $TiO_x$ thermodynamically. These two approaches reduce the Schottky barrier height for electron by a half of Ge band gap. In the gate stack, in order to overcome the limit of conventional thermal growth fabrication process, a plasma oxidation methodology has been purposed to form a $GeO_2$ channel passivation layer on the Ge surface. In addition, to suppress the $GeO_2$ desorption during/after the fabrication, $Y_2O_3$ and AlON capping layers are studied in the light of EOT scalability and gate stack quality. In the case of $Y_2O_3$ passivation, there is a certain scalability limitation below EOT of 1.0nm as a $GeO_2$ capping layer due to the introduction of high trap site density as $Y_2O_3$ thickness below 1.0 nm. AlON is the better choice for $GeO_2$ channel passivated Ge MOSFET with reliable device operation compared with conventional $Al_2O_3/GeO_2$ MOSFETs due to its lower border trap density than $Al_2O_3$.

게르마늄은 실리콘보다 우수한 전하 이동도 특성을 가지며 현행 실리콘 기반 공정기술과의 공정 양립성이 높아 차세대 반도체 채널 물질로서 각광받고 있다. 이에 본 학위논문에서는 고성능 게르마늄 소자 구현을 위하여 소스/드레인 영역의 외부 저항 개선과 신뢰성 있는 게이트 구조 형성에 대한 연구를 수행하였다. n형 게르마늄 소자의 외부저항을 감소시키기 위한 페르미 준위 고정 완화를 위하여 질화 탄탈륨을 이용한 전기 쌍극자 형성과 티타늄/게르마늄 산화막 적층 구조를 이용한 자기정렬 금속-절연막-게르마늄 구조를 형성하여 전자에 대한 쇼트키 장벽 높이를 효과적으로 감소시켰다. 또한 상온 산소 플라즈마 산화 공정을 통해 우수한 특성의 게르마늄 산화막을 형성하고, 이러한 게르마늄 산화막의 열화를 방지하기 위해 이트륨 산화막과 알루미늄 산화질화막을 캐핑 박막으로써 활용하는 연구를 수행하여 각각의 게이트 구조에 대한 열적 안정성과 전기적 특성을 평가하였다.

서지기타정보

서지기타정보
청구기호 {DEE 17024
형태사항 x, 96 p. : 삽도 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 서유진
지도교수의 영문표기 : Byung Jin Cho
지도교수의 한글표기 : 조병진
수록잡지명 : "The Mechanism of Schottky Barrier Modulation of Tantalum Nitride/Ge Contacts". IEEE ELECTRON DEVICE LETTERS, v.36.no.10, pp.997-1000(2015)
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학부,
서지주기 Including references
주제 germanium
transistor
Fermi level pinning
gate stack
germanium oxide
yttrium oxide
aluminium oxynitride
게르마늄
트랜지스터
페르미 준위 고정
게이트 구조
게르마늄 산화막
이트륨 산화막
알루미늄 산화질화막
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