Recently, mobile, video-streaming, and cloud services have triggered explosive growth in data traffic at data centers. There are also growing demands for eco-friendly data centers to reduce power consumption. These trends strongly drive the demand for high-speed-and-power-efficient data center networks. This work presents: (1) the industry’s first 103.125 Gb/s reverse gearbox IC satisfying the OIF MLG 2.0 standard. The proposed IC is fabricated in 40 nm CMOS. The IC includes ten parallel 10G transceivers, four parallel 25G transceivers, and enables the transmission of multiple asynchronous 10- and 40-GbE data streams across $4 \times 25G$ physical lanes. Each transceiver adopts an all-digital open-loop controlled PI-based D/PLL. The proposed D/PLL architecture enables power-and-area efficient implementation while achieving acceptable jitter filtering. (2) A low-power mixed-mode 56 Gb/s PAM-4 transceiver is presented. The proposed PAM-4 transceiver is fabricated in 28 nm CMOS. The PAM-4 receiver employs one-tap FFE and two-tap DFE for covering the OIF-CEI-56G MR standard. The proposed FFE eliminating the first-post cursor ISI leads to better power efficiency compare to a direct feedback DFE by relaxing timing limitations for the DFE critical path from 1 to 2 UI.
최근 모바일 기기의 급속한 보급과 오디오 및 비디오 스트리밍 서비스/클라우드 서비스의 대중화로 인하여 데이터 센터로부터 발생하는 트래픽의 양이 폭발적으로 증가하는 추세이다. 여기에 전력 감축을 목표로 하는 친환경 데이터 센터 구축에 대한 요구가 증대되고 있다. 이러한 동향은 고속이면서 전력 효율이 우수한 데이터 센터 내 네트워크에 대한 수요로 자연스레 이어지고 있다. 본 학위 논문은 다음의 내용을 다루고 있다: (1) 103.125 Gb/s 멀티-링크 기어박스 집적 회로에 대한 내용이 서술되어 있다. $10 \times 10G$송수신기와 $4 \times 25G$ 송수신기를 포함하며 서로 동기화되어 있지 않은 10 기가 또는 40기가 비트 이더넷 데이터 조합을4 × 25G 물리적 채널을 통해서 송수신할 수 있도록 변환해주는 역할을 한다. 열린 루프로 제어되는 위상/지연 고정 루프 기반의 송수신기를 사용하여 다수개의 병렬 송수신기를 복잡한 디지털 로직과 함께 전력 및 면적 측면에서 효율적으로 집적하였다. (2) 56 Gb/s 저전력 PAM-4 송수신기에 대한 내용이 서술되어 있다. PAM-4 시그널링은 수신기 등화기의 복잡도 및 전력 소모를 크게 증가시킨다. 가장 구현이 까다로운 등화기의 첫번째 후 탭을 판정 피드백 방식이 아닌 저전력 피드포워드 방식의 등화기로 대체하여 전력 소모를 최소화하였다.
