As the degree of integration of DRAM and NOR flash memory increases, the probability of occurrence of error also increases. Therefore, there is a demand for error correction hardware capable of correcting errors at high speed in smaller size. In order to satisfy the fast response time and complexity of the DRAM design in the conventional case, Hamming code is often used for correcting one error. But an error correcting code capable of correcting more errors is needed. In this paper, we propose a space-efficient decoder structure of Bose-Chaudhuri-Hocquenghen (BCH) code which corrects two errors, which is a method satisfying this requirement. The proposed decoder structure is a new approach to correct two bit errors using a lookup table (LUT). We established a new property to reduce the size of the reference table, mathematically identified, and the actual hardware design and compared the difference between the existing structure and the proposed method. The proposed scheme has the effect of reducing the complexity to approximately 50% while keeping the delay time equivalent compared with the conventional scheme.
DRAM과 NOR Flash 메모리의 집적도가 높아짐에 따라 오류 발생 확률이 증가하게 되어 오류를 빠른 속도로 정정하면서도 저면적으로 구현 가능한 오류 정정 하드웨어가 요구되고 있다. 이에 따라 기존의 경우 DRAM의 빠른 응답 시간과 설계 복잡도를 만족하기 위해 해밍부호와 같이 한 개의 오류를 정정하는 부호를 많이 사용하였지만, 더 많은 오류를 고칠 수 있는 오류 정정 부호가 필요한 상황이다. 본 논문에서는 이러한 요구를 만족하는 부호인, 두 개의 오류를 정정하는 Bose？Chaudhuri？Hocquenghen (BCH) 부호의 공간 효율적인 형태의 복호기 구조를 제안하고자 한다. 제안하는 복호기 구조는 참조 표를 사용하여 두 개의 bit 오류를 정정할 수 있는 새로운 방법이다. 참조 표의 크기를 줄이기 위한 새로운 성질을 찾아내고 수학적으로 규명하였으며 실제 하드웨어의 설계 및 기존 구조와 성능 차이를 비교하였다. 이를 통해 제안하는 복호기 구조는 기존 방식에 비해 복잡도를 약 절반으로 낮추는 효과를 가지면서도 지연 시간은 크게 증가하지 않았다는 것을 확인할 수 있었다.
