With the rapid growth of data center’s IP traffic, there is a growing demand for a higher speed and larger capacity memory in the server-oriented memory. A load reduced dual in-line memory module (LRDIMM), including data buffers (DBs), was selected as a new standard for memory controller to drive much more memory at higher speed in a memory channel.
The proposed DB compensates for signal integrity that is corrupted by crosstalk noise from adjacent channels that is becoming dominant performance limiting source as the data rate gets faster. 3x-oversampling based Clock and Data Recovery (CDR) circuit is implemented including Instantaneous Multiple Phase Generators (IMPG) to obtain 3 samples within 1 unit interval. Phase drift calibration scheme is also implemented for continuous tracking of the internal phase change even in a random access environment.
The proposed data buffer is implemented using 40nm process. The operating speed supports 3.2Gbps, the maximum rate defined by the DDR4 DB standard, and the proposed structure get a signal-to-noise ratio (SNR) improvement of 1.5 dB at BER of $10^-5}.
데이터 센터에서 처리하는 데이터가 폭발적으로 증가함에 따라 서버향 메모리에서 고속으로 동작하는 고용량 메모리의 필요성이 점점 더 대두되고 있다. 고용량의 메모리를 고속으로 구동하기 위해 데이터 버퍼를 삽입한 부하 축소 모듈이 새로운 규격으로 선택되었다.
제안하는 데이터 버퍼는 동작속도가 점점 올라가면서 발생하는 인접 채널 사이에서의 누화에 의해 손상되는 신호 무결성을 보상한다. 3배의 추가 표본을 포함한 클럭 데이터-복원 회로를 이용하여 보상하는 방법으로 3배의 추가 표본을 얻기 위해 순간 다수 위상 발생기가 구현되었으며 무작위 접근이라는 환경에서도 내부 위상 변화를 지속적으로 따라갈 수 있는 위상 변화 추적 고리를 포함하고 있다.
제안하는 데이터 버퍼는 40나노 공정을 이용하여 구현되었다. 동작 속도는 규격에서 정의하는 최대 속도인 3.2Gbps를 지원하며 3배의 추가 표본을 포함한 클럭-데이터 복원 회로는 비트 오류율 $10^{-5}$ 에서 1.5dB의 신호 대 잡음비 개선이 있었다.
