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FPGA 기반 실험을 위한 양자화된 백색 가우시안 잡음 발생기와 준순환 저밀도 패리티 검사 복호기 = Quantized White Gaussian Noise Generator and QC-LDPC Decoder for FPGA based Simulation
서명 / 저자 FPGA 기반 실험을 위한 양자화된 백색 가우시안 잡음 발생기와 준순환 저밀도 패리티 검사 복호기 = Quantized White Gaussian Noise Generator and QC-LDPC Decoder for FPGA based Simulation / 윤길수.
저자명 윤길수 ; Yun, Gil Su
발행사항 [대전 : 한국과학기술원, 2017].
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8030677

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초록정보

Error correcting codes(ECCs) researchers in NAND flash memory have focused on low frame error-rate(FER), because of the uncertain reliabiltiy in NAND cell. Therefore, it is important to make a decoder simulator for ECC simulation based on high-speed FPGA . In this thesis, we propose a hardware structure of ECC-specific quantized Gaussian noise generator and quasi-cyclic low-density parity check (QC-LDPC) decoder for this simulation. The channel module uses a quantized technique of the inversion method and includes a LUT composed of quantized ICDF and uniform random number generator (URNG) having a period of $(2^{19937}-1)$. Also, we calculated the error range of the variable FER when the bit-precision for expressing the quantized interval in this channel is determinded. The QC-LDPC decoder is designed min-sum based binary and non-binary decoder as a partially parallel architecture that can efficiently use space for 802.16e, WiMAX standard (2304,1152) codes. The designed decoder has the advantage of occupying a small area by using a newly proposed shift memory saving and early termination schemes in binary and non-binary LDPC decoder. The newly designed shifted memory saving scheme can reduce the size of the input/output buffer by about \(84\%\) and the early termination scheme can reduce the XOR operation by more than 90%.

낸드 플래시 메모리 분야의 오류 정정 부호 연구자들은 낸드 셀 내부의 불확실한 정보 저장의 이유로 낮은 프레임 오류율을 확인하기 위해 노력하고 있다. 따라서 소프트웨어 기반의 실험 보다는 고속 FPGA(field programmable gate array) 기반 오류 정정 부호 시뮬레이션을 위한 복호기 시뮬레이터를 만드는 것이 중요하다. 본 논문에서는 이러한 시뮬레이션을 위해 오류 정정 부호에 특화된 양자화된 가우시안 잡음 발생기와 공간 효율적인 준순환 저밀도 패리티 검사 복호기의 하드웨어 구조를 제안한다. 채널 모듈은 반전(inversion) 방법의 양자화된 기법을 이용하며 양자화된 누적 분포함수의 역함수로 구성된 순람표와 $(2^{19937}-1)$주기의 균등 난수 발생기를 포함한다. 또한 이러한 채널 환경에서 양자화된 구간을 표현할 비트 정밀도의 설정에 따라 가변하는 프레임 오류율의 오차 범위를 계산하였다. 준순환 저밀도 패리티 검사 복호기는 802.16e, 와이맥스 표준 (2304,1152) 코드를 대상으로 공간을 효율적으로 이용하는 부분적 병렬 구조 방식으로 설계하였으며, 최소합 기반의 이진 및 비이진 저밀도 패리티 검사 복호기를 설계하였다. 설계된 복호기는 새롭게 제안하는 시프트 메모리 저장 기법은 입/출력 버퍼의 크기를 약 \(84\%\) 줄일 수 있으며 조기 종료 기법을 사용하면 XOR 연산을 \(90\%\)이상 줄이는 저면적의 장점을 가진다.

서지기타정보

서지기타정보
청구기호 {MEE 17068
형태사항 iii, 34 p. : 삽도 ; 30 cm
언어 한국어
일반주기 저자명의 영문표기 : Gil Su Yun
지도교수의 한글표기 : 하정석
지도교수의 영문표기 : Jeongseok Ha
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학부,
서지주기 참고문헌 : p. 30-31
주제 가우시안 잡음 발생기
반전 기법
준순환 저밀도 패리티 검사 복호기
시프트 메모리 저장
조기 종료
Gaussian noise generator
Inversion method
QC-LDPC decoder
Shifted memory saving
Early-termination
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