Low-frequency (LF) noise in a vertically stacked nanowire (VS-NW) memory device which is based on the silicon-oxide-nitride-oxide-silicon (SONOS) configuration is characterized in two different operational modes, an inversion-mode (IM) and a junctionless-mode (JM). The LF noise showed 1/f shape behavior re-gardless of the operational mode and followed the carrier number fluctuation (CNF) model. The CNF model can be described as the interaction between traps in the gate dielectric and the carriers. The LF noise mainly results the trapping/detrapping events caused by the tunneling of charge carriers to and from traps, which are located near the gate dielectric. With regard to the device-to-device variation and quality degradation of the LF noise after iterative program/erase operations, the five-story JM SONOS memory showed comparatively high immunity arising from its inherent bulk conduction and no-junction feature. Despite the harsh fabrication condition used to construct five-story VS-NW, even the five-story JM SONOS memory exhibited LF noise characteristics comparable to those of one-story JM SONOS memory. Thus, the five-story JM SONOS memory is attractive due to its high-performance capabilities and good scalability.
집적도의 향상을 위해 소자의 소형화가 진행되어왔다. 하지만 이에 따라 발생하는 단 채널 효과(short channel effects)는 소자의 소형화를 제한시키는 요인이 될 수 있다. 단 채널 효과의 억제는 소자의 채널영역에 대한 게이트의 지배력 향상을 통해 해결 할 수 있다. 따라서 dou-ble-gate, tri-gate 그리고 gate-all-around (GAA) 구조와 같은 소자의 구조적 발전이 이루어져왔다. 더불어 기존 inversion-mode (IM) 트랜지스터의 소스/드레인과 채널 사이 junction에서 발생되는 단 채널 효과를 해결하고자 junctionless-mods (JM) 트랜지스터가 도입되었다. JM 구조의 소자는 기존 IM 소자 대비, 보다 간단한 도핑 profile 구조를 갖고 있으며 이로 인해 공정이 간단하다는 장점이 있다. 또한, bulk 영역을 통해 carrier가 이동하기 때문에, IM 소자 대비 interface 상태에 대해 덜 민감하다는 장점이 있다. 하지만, 소자의 동작모드에 관계없이 소자의 소형화와 구조에 따라 제한되는 채널 폭으로 인해 on-state cur-rent $(I_{on})$ 제한 문제가 야기 될 수 있고, 이는 로직소자의 속도문제, 메모리소자의 readout failure과 같은 문제를 야기할 수 있다. 높은 $I_{on}$ 과 집적도의 향상을 함께 고려할 때, 같은 면적 내에서 더 높은 $I_{on}$ 을 구현하는 것이 중요하고 이는 나노와이어를 수직한 방향으로 적층함으로서 해결 할 수 있다.
수직 적층 나노와이어 구조의 특성상 기존의 IM에서는 공정에 따른 소자간 variability가 발생 할 수 있고, JM의 경우에는 채널 영역에 대한 높은 에너지의 ion implantation 공정으로 실리콘 내부에 stress가 발생 할 수 있다. 또한, 수직 적층 구조를 형성하기 위한 공정 조건에 따라 실리콘 계면에 stress가 발생할 수 있으며 이는 후에 형성되는 게이트 절연막 신뢰성에 대한 문제를 야기 할 수 있다.
먼저, 수직 적층 나노와이어 구조에 적용된 IM과 JM에 대한 비교를 진행하였다. JM 소자에서의 소자간 variability가 더 작게 나타나는 것을 확인 할 수 있었다. 이는 JM 소자의 bulk conduction 특성과 소스/채널/드레인 영역의 일정한 도핑 profile에 의한 것으로 나타난다. 반면, 마름모 형태로 형성된 나노와이어의 모서리 부분에서 발생하는 corner effect로 인해 IM에서의 소자간 variability가 더 크게 나타나게 된다. 또한, 수직 적층 나오와이어 구조에 더욱 적합하다고 판단된 JM 소자에 대하여, 1단 나노와이어 소자와의 비교를 진행하였다. 이를 통해 수직 적층 구조를 형성하기 위한 공정 방법과 그 조건에 대한 적합성을 판단하였다. 저주파 잡음 분석을 통해 형성된 게이트 절연막의 신뢰성에 대해서 확인을 진행하였으며, FN stress에 따른 열화정도와 트랩 밀도 추출을 통해 두 가지 소자의 게이트 절연막이 비슷한 정도의 특성을 갖는 것을 확인 할 수 있었다. 이는 동일한 면적에서, 구조적 특성에 따른 별다른 소자적 열화 없이 보다 높은 $I_{on}$ 을 갖는 소자의 개발이 가능함을 의미한다.
