As downscaling of CMOS process technology, SAR ADC, which feature small area and low power consumption, has been widely used in a variety of applications. Therefore, a SAR ADC design with different specifications for various applications are required. This thesis introduces design automation of SAR ADC. This thesis implemented an automatic generation algorithm of segmented CDAC with bridge capacitor that can realize a high resolution with a small area. In addition, SAR ADC can operate with low frequency external clock by generating internal clock using MDLL which can be digitally synthesized. The measurement results of 12bit 8MS / s ADC in tower-jazz 0.18um process show that SNDR is 60.47dB and SFDR is 72.12dB at 500 kHz input frequency. The simulation results show that the 12bit 32MS/s ADC has a SNDR of 67.14dB and a SFDR of 77.45dB at Nyquist input frequency.
지속적인 CMOS 공정의 발전에 따라 작은 면적과 낮은 전력소모가 특징인 SAR ADC가 다양한 분야에서 널리 활용되고 있다. 다양한 어플리케이션을 위한 각각 다른 스펙을 가지는 SAR ADC 설계가 요구되고 있다. 본 논문은 SAR ADC 설계 자동화에 대한 내용을 다룬다. 작은 면적으로 높은 해상도구현이 가능한 브릿지 캐패시터를 이용한 segmented CDAC 자동 생성 알고리즘을 구현하였다. 또한 디지털 합성 가능한 MDLL을 사용하여 내부클럭을 생성함으로써 낮은 주파수의 외부클럭에서도 동작이 가능한 SAR ADC를 설계하였다. Tower-jazz 0.18um 공정으로 설계된 12bit 8MS/s ADC의 측정결과 500kHz의 입력주파수에서 SNDR은 60.47dB, SFDR은 72.12dB의 성능을 보인다. 12bit 32MS/s ADC는 시뮬레이션 결과 Nyquist 입력주파수에서 SNDR은 67.14dB, SFDR은 77.45dB의 성능을 보인다.
