For accurate evaluation and optimization of transconductance of graphene field-effect transistors (GFETs), extraction of intrinsic mobility based on transconductance excluding an effect of parasitic re-sistance is essential. In this thesis, a technique for extraction of parasitic-resistance-independent intrinsic field-effect mobility is proposed through de-embedding parasitic resistance in a single GFET.
First, the effect of voltage drop across the parasitic resistance in a GFET was embedded in current-voltage equation of the GFET. With the modified current-voltage equation, the relation between the measured transconductance and the intrinsic field-effect mobility of the GFET was determined. Accordingly, the equa-tion for intrinsic field-effect mobility was defined.
Before the de-embedding of the total parasitic resistance of the GFET with the proposed technique, the effect of un-gated region for top-gate was investigated. The un-gated region for top-gate was a component of parasitic resistance in top-gate sweep but not in back-gate sweep. Therefore, the effect of access resistance was shown through comparison of back-gate sweep and top-gate sweep. The significant difference between the GFET with un-gated region and the GFET without un-gated region was observed.
Through de-embedding the total parasitic resistance, the intrinsic field-effect mobility was calculated. It was observed that the calculated mobility based on the proposed method has larger value than the mobili-ty value extracted from the conventional method. To confirm the accuracy of the intrinsic field-effect mobility from proposed technique, the external resistance experiment was conducted. Through addition of the various external resistances, the parasitic resistance was modulated in the single GFET without changing the channel property of the GFET. As a result, it was confirmed that the intrinsic field-effect mobility extracted from proposed methods was independent of parasitic resistance. The independence means that the effect of parasitic resistance on transconductance was fully de-embedded by the proposed technique.
The technique was also applied in top-gate GFET with underlap structure which has asymmetrical parasitic source/drain resistance. Addition of various external resistances was utilized to make larger asymmetry. As a result, it was confirmed that the proposed technique was acceptable in underlap structure.
그래핀 전계효과 트랜지스터 (FET)의 트랜스 컨덕턴스를 정확하게 평가하고 최적화하기 위해서는 기생 저항의 영향을 배제하면서도 트랜스 컨덕턴스에 기반한 고유 이동도 추출이 필수적이다. 본 논문에서는 단일 그래핀 FET에서 기생저항의 영향을 제거하여 기생저항에 영향을 받지 않는 진성 전계효과 이동도 추출 기술을 제안하였다.
먼저, 그래핀 FET의 기생저항에 의해 생기는 전압강하의 영향을 그래핀 FET의 전류 - 전압 방정식에 포함시켜 방정식을 수정하였다. 이렇게 수정된 전류 - 전압 방정식을 사용하여 측정된 트랜스 컨덕턴스와 그래핀 FET의 진성 전계효과 이동도의 관계식을 정립하였다. 이후, 진성 전계효과 이동도의 추출식을 제안하였다.
전체 기생저항의 영향을 제거함으로써, 진성 전계효과 이동도가 추출되었다. 제안된 방법으로 계산된 이동도는 기존의 방법에서 추출된 이동도 값보다 큰 값을 갖는다는 것이 직접적인 비교를 통해 확인되었다. 제안된 방법을 통해 계산된 진성 전계효과 이동도의 정확성을 확인하기 위해, 외부 저항 실험을 수행 하였다. 다양한 외부 저항을 추가함으로써 전체 기생저항을 단일 그래핀 FET에서 변조하였다. 실험 결과, 제안된 방법으로부터 추출된 진성 전계효과 이동도는 전체 기생저항이 바뀌어도 안정된 이동도 값을 나타냄을 확인하였다. 이는 기생저항의 영향이 제안된 방법에 의해 충분히 제거되었음을 뜻한다.
제안된 방법이 여러 구조에서 적용 가능함을 확인하기 위해서, 비대칭적인 기생 소스 / 드레인 저항을 갖는 언더랩 구조의 탑 게이트 그래핀 FET에서도 제안된 방법을 통해 이동도를 추출하였다. 결과적으로, 제안된 방법은 언더랩 구조에서 적용 가능함을 확인하였다.
