We compared the surface mobilities of devices with different gate oxidation condition(i.e., differente oxidation temperature, growth rate, oxidation mechanism and additional post oxidation anneal). But only negligible differences in surface mobility(below 10\%) were found. Therefore mobility degradation by surface roughness is thought to be processindependent. In addition, surface roughness parameters(rms height and correlation length of the roughness; $\Delta$,L) calculated from mobility curve are very close to the intrinsic crystallographic asperity.
These results strongly suggests that surface roughness causing the mobility degradation at high field should be considered as intrinsic crystallographic asperity, and the universal relation between the surface mobility and effective field holds for surface roughness scattering limited region as well as phonon scattering limited region.
But for clear conclusions, further study on the mobilities of the devices having different crystallographic asperities(c.e., different wafer orientations) is required and careful investigations on the morphology of the Si/$SiO_2$ interface by high resolution electron microscopy (HTEM) should be done along the study.
MOSFET 표면에서의 전자 및 정공의 이동도는 소자의 설계 및 회로 시뮬레이션을 위해 정확하게 규명되어야 하는 파라미터 중의 하나이다. 특히 최근에 소자의 크기가 작아짐에 따라 높은 전장에서의 표면이동도에 대한 관심이 고조되었다.
본 연구에서는 높은 전장 영역에서 심한 표면이동도 감소의 주 원인이 되는 표면굴곡에 의한 전자충돌에 대한 고찰과 더불어 소자의 제조공정이 높은 전장 영역에서의 표면이동도에 미치는 영향에 대해 알아보았다. 먼저 서로 다른 게이트 산화막 제조 조건, 즉 산화막 제조시 온도와 성장속도, 산화막 제조후 열처리 등을 달리한 얇은 (100Å) 산화막을 갖는 세조류의 소자를 (100) 웨이퍼 위에 성공적으로 제작하였다. 77K 와 300K 에서 각각 전자와 정공의 표면이동도를 측정한 결과 각 소자간에 뚜렷한 차이를 발견할 수 없었다. 또한 측정된 표면이동도 데이타로부터 표면굴곡 파라미터(Δ,L)를 구한 결과 실리콘 격자의 원자간 거리로부터 구한 값과 거의 일치하였다. 따라서 표면굴곡에 의한 전자충돌에 영향을 받는 높은 전장에서의 표면이동도는 제조공정에 무관하며 특히, 표면굴곡을 나타내는 파라미터 (Δ,L)는 실리콘 격자 고유의 원자간 거리로 해석되어야 할 것으로 보인다.
이와 같은 새롭고 강력한 제안을 뒷받침하기 위해 다양한 오리엔테이션을 갖는 웨이퍼 위의 소자에 대한 충분한 실험과 더불어 HEMT(High resolution Transmitted Electron Microscopy)을 통한 실리콘과 실리콘산화막 경계면의 구조에 대한 세심한 연구가 요구된다.
