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CMOS VLSI용 시간 검증기의 구현에 관한 연구 = A study on the implementation of timing verifier for CMOS VLSI circuit
서명 / 저자 CMOS VLSI용 시간 검증기의 구현에 관한 연구 = A study on the implementation of timing verifier for CMOS VLSI circuit / 박제영.
저자명 박제영 ; Park, Je-Young
발행사항 [대전 : 한국과학기술원, 1990].
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8001041

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MEE 9033

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초록정보

This thesis so concerned with the development of the timing verifier for the CMOS VLSI circuits. The timing verifier reports the information of signal propagation paths to user, so that user can use that information to improve circuit performance. The timing verifier named KASA is composed of three main parts, which are interface module, path searching module and delay calculation module. Interface module reads input files and constructs data structure, path searching module searches the paths and delay calculation module calculates the delay time of paths using distributed slope model. The module parameters for the delay calculation in KASA are generated by an independent module, called MKMODEL. We also propose the modified DFS algorithm for searching paths and compare its performance with that of conventional DFS algorithm. The accuracy of KASA is extensively compared with SPICE results and found to be within 20%. The timing verifier is verified through computer simulation on a SUN 3/160 computer.

서지기타정보

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청구기호 {MEE 9033
형태사항 [ii], 47, [3] p. : 삽도 ; 26 cm
언어 한국어
일반주기 저자명의 영문표기 : Je-Young Park
지도교수의 한글표기 : 이귀로
공동교수의 한글표기 : 박송배
지도교수의 영문표기 : Kwo-Ro Lee
공동교수의 영문표기 : Song-Bae Park
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 참고문헌 : p. 48-50
주제 Integrated circuit --Very large scale integration.
Critical path analysis.
Timing circuits.
CMOS. --과학기술용어시소러스
VLSI. --과학기술용어시소러스
시스템 검증. --과학기술용어시소러스
최단 경로 문제. --과학기술용어시소러스
타이밍 해석. --과학기술용어시소러스
Metal oxide semiconductors, complementary.
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