This thesis describes a low-power 100-Gigabit Ethernet transceiver IC compliant with IEEE802.3ba 100GBASE-LR4 in 40-nm CMOS. The proposed transceiver IC contains a total of four 28 Gb/s transceivers (TRX). Each TRX lane incorporates phase-rotator-based delay- and phase-locked loop (D/PLL) architecture for enhanced jitter filtering. All the TRX lanes operate independently while sharing a single voltage-controlled oscillator and supporting referenceless clock acquisition. To reduce power consumption, a multidrop clock distribution scheme with single on-chip transmission-line and quad-rate receiver (RX) and transmitter (TX) schemes without current-mode-logic (CML) gates are incorporated. Embedded built-in self-test modules featuring a random accumulation jitter generator enables bit error rate (BER) and jitter tolerance self tests without any external equipment. The TX featuring a three-tap pre-emphasis provides a variable output swing ranging from $478mV_{ppd}$ to $1.06V_{ppd}$. The proposed receiver employs a continuous time linear equalizer (CTLE) and an one-tap decision feedback equalizer (DFE) to compensate for the channel loss up to 25 dB at the Nyquist rate. The proposed stochastic sigma-tracking eye-opening monitor (SSEOM) accurately detects the BER-related eye opening with a feasible degree of time/area without the use of an external microcontroller. The SSEOM determines the BER-optimal sampling point of data sampler and equalizer coefficients by incorporating a pattern-filtered eye diagram. It also features a background adaptation scheme for robust long-term operation by tracking temperature variations and device aging. The measured RX input sensitivity for a BER of $10^{-12}$ is $19.4mV_{ppd}$. The proposed IC consumes only 0.44 W at 28.0 Gb/s with a BER less than $10^{-15}$ on PRBS31 testing. The power efficiency of the proposed transceiver is 3.9 mW/Gb/s, which is the best among the efficiencies achieved by recently published 25-Gb/s transceivers.
전 세계적으로 모바일 인터넷, 클라우드, IPTV 서비스 등이 널리 확산됨에 따라 데이터 센터에서는 증가된 인터넷 트래픽을 수용하기 위해 기존 10/40-Gb/s의 데이터 송수신 속도를 100-Gb/s로 업그레이드 하고 있다. 하지만 데이터 센터에서 이 전환을 통해 처리량을 늘리기 위해서는 한 스위치/라우터에 많은 광트랜시버 모듈이 탑재가 되어야 하며, 이를 위해서는 반드시 광트랜시버 모듈이 CFP4나 QSFP+와 같이 소형 모듈로 만들어져야 한다. 모듈의 소형화를 위해서는 내부 디바이스들의 전력소모를 낮춰야 하는데, 그 중 트랜시버 IC의 전력소모를 1W 이하로 낮추는 것이 필수다. 기존의 발표된 100-Gb/s 트랜시버 IC들은 이 조건을 만족하지 못해 소형 폼펙터의 탑재가 불가능한 상황이다.
본 논문에서는 저전력으로 동작하여 소형 모듈에 탑재 가능하고, IEEE802.3ba 100GBASE-LR4 표준을 준수하는 저전력 100 기가비트 이더넷 트랜시버 IC를 소개한다. 40 nm CMOS로 구현된 100-Gb/s 트랜시버 IC에는 4 레인에 각각 28-Gb/s 클록 데이터 복원기가 각각 포함되어 있으며, 저전력 구현을 위해 위상회전기 기반의 D/PLL, 싱글 VCO 구조, 멀티드랍 방식의 클럭 분배구조, CML 을 사용하지 않는 아키텍쳐 등을 활용하였다. 추가로 랜덤누적지터 생성기를 이용한 자가 지터 내성 측정 방법을 제안하여 외부 장비의 도움 없이 지터 내성 측정이 가능하다. 또한 채널의 주파수 의존 손실을 보상하기 위해 송신기에는 3 탭의 프리엠퍼시스와 수신기에는 CTLE와 DFE를 탑재하여, 14 GHz 에서 최대 25 dB 의 손실을 보상할 수 있게 하였다. 그리고 제안하는 확률적 시그마 추적 아이어다이어그램 모니터 방법을 활용해, 적응 등화 및 샘플링 포인트 조절을 가능하게 하여 리시버에서 최적의 비트에러율을 얻을 수 있게 하였으며, 실시간 감지가 가능해 온도 변화 및 디바이스의 노화에 대해서도 대처가 가능하게 하였다. 제안하는 트랜시버 IC는 28.0Gb/s 의 PRBS 31 랜덤 데이터에 대해 $10^{-15}$ 이하의 비트에러율을 얻었고, 전력효율이 3.9mW/Gb/s로 매우 낮아 최근 발표된 25G급 트랜시버 논문들 중 가장 좋은 효율을 얻었으며, CFP4나 QSFP+와 같은 소형 폼팩터에 탑재가 가능하다.
