서지주요정보
200-gate metal gate CMOS gate array의 설계, 제작 및 macrocell의 설계 = Design and fabrication of 200-gate metal gate CMOS gate array and design of macrocell
서명 / 저자 200-gate metal gate CMOS gate array의 설계, 제작 및 macrocell의 설계 = Design and fabrication of 200-gate metal gate CMOS gate array and design of macrocell / 조윤석.
저자명 조윤석 ; Cho, Youn-Seok
발행사항 [서울 : 한국과학기술원, 1989].
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등록번호

4105753

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MEE 8961

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초록정보

200-Gate Metal Gate CMOS Gate Array and Macrocells are designed and fabricated. This Gate Array, named GA1.1, contains 80 Array cells and 34 I/O cells. Gates, latches, flip-flops and a pass transistor logic are defined in Macrocells. CMOS test patterns are fabricated in order to extract electrical parameters of metal gate CMOS process. 15 stages ring oscillator, 15 stage inverter chain and some other circuits are implemented in GA1.1 base. The delay time per stage in array cell, which is measured from the ring oscillator and inverter chain, is 14ns.

서지기타정보

서지기타정보
청구기호 {MEE 8961
형태사항 [iii], 93 p. : 주로 삽도 ; 26 cm
언어 한국어
일반주기 부록 : 1, Ga1.1 내에서 array cell과 I/O cell의 배치도. - 2, Macrocell의 종류. - 3, Macrocell의 회로도 및 layout. - 4, Macrocell의 CIF descriptions. - 5, Place
저자명의 영문표기 : Youn-Seok Cho
지도교수의 한글표기 : 김충기
지도교수의 영문표기 : Choong-Ki Kim
학위논문 학위논문(석사) - 한국과학기술원 : 전기 및 전자공학과,
서지주기 참고문헌 수록
주제 Gate array circuits.
CMOS. --과학기술용어시소러스
게이트 어레이. --과학기술용어시소러스
링 발진기. --과학기술용어시소러스
Metal oxide semiconductors complementary.
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